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专用集成电路设计ASIC.pdf

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上传者: 漫步星空 2012-01-01 评分 0 0 0 0 0 0 暂无简介 简介 举报

简介:本文档为《专用集成电路设计ASICpdf》,可适用于工程科技领域,主题内容包含专用集成电路设计授课教师:张立文电子信息工程学院微电子学的特点电子学的一门分支学科以实现电路和系统的集成为目的故实用性极强。空间尺度通常以微米(m)符等。

专用集成电路设计授课教师:张立文电子信息工程学院微电子学的特点电子学的一门分支学科以实现电路和系统的集成为目的故实用性极强。空间尺度通常以微米(m)和纳米(nm)为单位。微电子学是电子信息领域的重要基础学科学科:微电子学工业原料:半导体产品形式:集成电路集成电路IC:是通过一系列特定的加工工艺将晶体管、二极管等有源器件和电阻、电容等无源器件按照一定的电路互连“集成”在一块半导体单晶片上封装在一个外壳内执行特定电路或系统功能。专用集成电路ASIC:是面向特定用户和特定用途而设计的集成电路。在集成电路发展的基础上结合电路和系统的设计方法利用计算机辅助技术和设计工具将某种特定应用电路或电路系统用集成电路的设计方法制造到一片半导体芯片上。几个概念:Administrator矩形、集成电路的出现年:世界上第一支点接触式晶体三极管标志电子管时代向晶体管时代过渡。年:第一次研制出结型晶体管年:第一次提出“集成电路”设想年:第一块集成电路双极型晶体管集成电路年:第一块MOS集成电路第一章概论集成电路的发展历程年代TTL、ECL出现并得到广泛应用。年MOSLSI发明(集成度高功耗低)年代MOSLSI得到大发展(出现集成化微处理器存储器)VLSI典型产品KDRAM年代VLSI出现使IC进入了崭新的阶段(其标志为特征尺寸小于m集成度个元件片)典型产品MDRAM(集成度芯片面积mm特征尺寸μm晶片直径mm)于年开始商业化生产年达到生产顶峰、集成电路的发展SSIMSILSIVLSIULSISOC•第一代:电子管计算机(~)•第二代:晶体管计算机(~)•第三代:集成电路计算机(~)•第四代:VLSI计算机(年现在)年代ASIC、ULSI和SOC等不断涌现并成为IC应用的主流产品。GDRAM(集成度芯片面积mm特征尺寸μm晶片直径mm)年开始商业化生产年达到生产顶峰。集成电路的规模不断提高CPU(P)己超过万晶体管。、集成电路发展的特点表集成电路特征参数的进展情况、集成电路发展的特点特征尺寸越来越小芯片尺寸越来越大单片上的晶体管数越来越多时钟速度越来越快电源电压越来越低(<V)布线层数越来越多输入输出(IO)引脚越来越多。特征尺寸定义为器件中最小线条宽度(对MOS器件,栅电极所决定的沟道几何长度)下图自左到方给出的是宽度从μm~nm按比例画出的线条。由此我们对特征尺寸的按比例缩小有一个直观的印象。特征尺寸(FeatureSize)芯片面积(ChipArea)•随着集成度的提高每芯片所包含的晶体管数不断增多平均芯片面积也随之增大。•芯片面积的增大也带来一系列新的问题。如大芯片封装技术、成品率以及由于每个大圆片所含芯片数减少而引起的生产效率降低等。但后一问题可通过增大晶片直径来解决。、集成度(IntegrationLevel)是以一个IC芯片所包含的元件(晶体管或门数)来衡量为了提高集成度可适当增大芯片面积。然而芯片面积的增大导致每个圆片内包含的芯片数减少从而使生产效率降低成本高。采用更大直径的晶片可解决这一问题。晶圆的尺寸增加当前的主流晶圆的尺寸为吋正在向吋晶圆迈进。下图自左到右给出的是从吋~吋按比例画出的圆。由此我们对晶圆尺寸的增加有一个直观的印象。尺寸从吋~吋成比例增加的晶圆晶片直径(WaferDiameter)第一章概论回顾半导体发展的历程之前总是由两个轮子来推动工业的进步:一个是不断地缩小特征尺寸由微米、微米、微米、至纳米及纳米通常每两年时间跨上一个新的台阶另一个是增大硅片直径由英寸、英寸至目前的英寸。业界通常总是以采用缩小尺寸优先。一个有关集成电路发展趋势的著名预言。年美国Intel公司创始人之一GMoore博士预言集成电路的发展遵循指数规律。年在《电子学杂志》发表第一章概论、摩尔定律“摩尔定律”可以简述为:每个月同一面积芯片上可以集成的晶体管数量将翻一番而价格下降一半。Administrator矩形理解摩尔定律的伟大经济意义微米时代:um>um>um亚微米时代:um>um深亚微米时代:um>um>um>um纳米时代:um(nm)>nm>nm>nm英特尔nm处理器与nm处理器芯片比较面积由平方毫米下降到平方毫米。通俗地说每个英寸硅片可以多产出%的处理器芯片其经济意义相当重要。英特尔的发展历程年英特尔推出专为服务器和工作站设计的PentimuPro处理器内含万个的晶体管。年英特尔推出PentiumⅡ处理器集成了万个晶体管。年英特尔推出Celeron(赛扬)处理器。年英特尔发布PentiumⅢ处理器内含万个晶体管。年无线应用成为发展重点英特尔发布Xscale微架构体系和数款无线网卡。英特尔发布Pentium处理器集成了万个晶体管。英特尔的发展历程年英特尔发布Xeon处理器。英特尔制造出世界上最小最快的晶体管宽仅毫微米(毫微米为十亿分之一米)。年英特尔开始在毫米(英寸)晶片上采用微米技术制造芯片产品。年Intel累计销售处理器达到亿片。英特尔发布专用于迅驰移动技术这种技术具有高性能、电池使用时间长、集成了无线联网能力等特点可以使笔记本电脑变得更加轻巧。年年Intel公司推出的位至强处理器是英特尔迄今为止推出的最成功的企业级位服务器产品。年推出双内核英特尔至强处理器。英特尔的逻辑技术发展蓝图年全球独家首次采纳使用高k金属栅技术生产出nm处理器为半导体制造技术带来了一次革命从而使摩尔定律进一步得到了延伸。nm年月发布、集成电路今后的发展趋势第一章概论在发展微细加工技术的基础上开发超高速度、超高集成度的集成电路芯片。微细加工技术通常用特征尺寸CD表征。沿着如下轨迹持续推进的:微米、、m亚微米m深亚微米(m)m纳米(m)。大约每代产品的特征尺寸缩小倍。利用先进技术发展各种专用集成电路(ASIC)特别是开发更为复杂的片上系统(SOC)不断缩短产品上市时间产品更新换代的时间越来越短。设计周期短、正确率高硅片面积小、特征尺寸小可测性好速度快低功耗(低电压)低成本。第一章概论专用集成电路设计要求芯片的工作速度用芯片的最大延迟时间表示延迟时间Tpd表示为:()式中:Tpdo晶体管本征延迟时间UDD最大电源电压Cg扇出栅电容(负载电容)Cw内连线电容Ip晶体管峰值电流。、关于“速度”pgwDDpdopdICCUTT第一章概论、关于“功耗”芯片的功耗与电压、电流大小有关与器件类型、电路型式也关系密切。就MOS集成电路而言有NMOS电路、PMOS电路和CMOS电路之分。第一章概论、有比电路UDDRnRnDDnnnoURRRUIp(a)UDDUiUoVV(a)、NMOS反相器这种电路称之为“有比电路”。有比电路有静态电流流过。第一章概论Ui=Uo=UDDUi=Uo是分压的结果。UDDUiUoVVUDDRpRnUo=UDDUi(b)第一章概论(b)、CMOS反相器一管导通必有另一管截止输出电平不分压(UOH=UDD)的电路称为“无比电路”。Ui=Uo=UDDUi=Uo=。、无比电路Administrator矩形()、静态功耗:指电路停留在一种状态时的功耗。有比电路的静态功耗为:  PdQ=IPUDD()  无比电路的静态功耗为:  PdQ=()第一章概论、功耗分类()、动态功耗:动态功耗指电路在两种状态(“”和“”)转换时对电路电容充放电所消耗的功率。无比电路的动态功耗为:  Pd=f(CgCwCo)UDD()  式中:Co晶体管输出电容f信号频率第一章概论工作频率越高、各种电容越大、电源电压越高功耗越大。功耗和电源电压平方成正比减小电压对减小功耗有重大意义。减小各种电容(减小器件尺寸、缩短连线长度),减小功耗。引入“速度功耗积”来表示速度与功耗的关系。用信号周期表示速度则速度功耗积为:电源电压和电路电容一定时速度与功耗成正比。、速度功耗积DDDDdCUfCUfPf()集成芯片的成本计算公式:、关于“价格”成本TC设计成本总产量每个大圆片加工成本成品率每个大圆片芯片数nyCNCpD降低成本必须采取以下措施:批量要大总产量大则第一项就可忽略成本降低提高成品率提高每个大圆片上的芯片数要尽量缩小芯片尺寸(面积)。第一章概论Administrator矩形优化逻辑设计优化电路设计优化器件设计:工艺上要不断追求精细加工发展亚微米工艺和深亚微米工艺优化版图设计:充分利用版芯面积减小圆片的无用区。成本与芯片面积几乎是~次方的比例关系要减小芯片面积需要:第一章概论图大圆片上的芯片集成电路的分类电路的功能电路的功能规模(集成度)规模(集成度)结构形式和材料结构形式和材料有源器件及工艺类型有源器件及工艺类型生产目的和实现方法生产目的和实现方法、按电路的功能分类数字集成电路(DigitalIC):是指处理数字信号的集成电路即采用二进制方式进行数字计算和逻辑函数运算的一类集成电路。模拟集成电路(AnalogIC):是指处理模拟信号(连续变化的信号)的集成电路通常又可分为线性集成电路和非线性集成电路。线性集成电路:如运算放大器、电压比较器、跟随器等。非线性集成电路:如振荡器、定时器等电路。数模混合集成电路(DigitalAnalogIC):例如数模(DA)转换器和模数(AD)转换器等。、按规模分类(按集成度分类):集成度:每块集成电路芯片中包含的元器件数目类别数字集成电路芯片模拟集成电路芯片MOSIC双极ICSSI<<<MSILSIVLSI>>ULSISSIMSILSIVLSIULSI表划分集成电路规模的(参考)标准、按结构形式和材料分类单片集成电路:半导体集成电路。膜集成电路薄膜集成电路(厚度<μm)厚膜集成电路(厚度>μm)半导体集成电路是当今的主流膜集成电路是为了满足某种特殊功能而制作的、按有源器件及工艺类型分类有源器件及工艺类型分类双极集成电路:主要由双极型晶体管构成NPN型双极集成电路PNP型双极集成电路金属氧化物半导体(MOS)集成电路:主要由MOS晶体管(单极型晶体管)构成NMOSPMOSCMOS(互补MOS)集成度高功耗小已经成为当前数字和模拟(特别是数字)集成电路的主流技术双极MOS(BiMOS)集成电路:是同时包括双极和MOS晶体管的集成电路。综合了双极和MOS器件两者的优点但制作工艺复杂。、按生产目的和实现方法分类按生产目的分按实现方法分通用集成电路(如CPU、存储器等)专用集成电路(ASIC)全定制方法半定制方法可编程逻辑器件通用集成电路:是指不同厂家都在同时生产的用量极大的标准系列产品。这类产品社会需求量大通用性强。专用集成电路:是面向某种特定用户或特定用途而设计的集成电路。其特点是集成度较高功能较多功耗较小封装形式多样。Administrator矩形按照用户要求从晶体管级开始设计力求芯片面积最小按照用户要求从晶体管级开始设计力求芯片面积最小功耗最低速度快达到性价比最优的实现方法功耗最低速度快达到性价比最优的实现方法。。()、全定制集成电路(FullCustomDesignApproach)优点:集成度高、批量生产时单片价格低缺点:设计复杂度高设计周期长、设计费用高应用范围:集成度极高且具有规则结构的IC(如各种类型的存储器芯片)对性价比要求高且产量大的芯片(如CPU、通信IC等)。设计者在厂家提供的半成品基础上继续完成最终的设计。只需要在成熟的通用母片上追加某些互连线或某些专用电路的互连线掩膜。()、半定制集成电路(SemiCustomDesignApproach)优点:设计周期短少量应用时成本比全定制低缺点:芯片的利用率低半定制集成电路门阵列标准单元门阵列(有通道门阵列)门海(无通道门阵列)积木块Administrator矩形、门阵列法(GA:GateArray)门阵列(有通道):由很多规则排列的晶体管用内连线连接起来构成各种逻辑门阵列阵列间有规则布线通道负责门与门之间的连接便形成了有通道门阵列。未进行连线的半成品硅圆片称为“母片”。IO焊盘块单元行单元布线区有通道门阵列门海阵列(无通道门阵列)(SeaofGate):是为了克服有通道门阵列芯片面积利用率低的缺点而提出的。门海阵列间无布线通道全部由基本单元组成以横行或竖排为单位基本单元铺满整个芯片。若需要在单元上走金属连线时则对应的半导体单元自动作废。IO焊盘无专门布线通道的有源区放大门阵列方法的设计特点:设计周期短设计成本低适合设计中等规模、数量相对较少的电路。不足:设计灵活性较低门利用率低芯片面积浪费大。门海方法的设计特点:门利用率高集成密度大布线灵活保证布线布通率。不足:仍有布线通道布线通道下的晶体管不可用。、标准单元法(SC:StandardCell)基于标准单元设计:将基本逻辑单元如与门或门等按照最佳设计原则预先设计好存入单元库中并留有可调整的布线通道需要时拼接、布线。IO及压焊块布线通道单元基本逻辑单元法的版图设计等高不等宽芯片布局:芯片中心是单元区输入输出单元和压焊块在芯片四周。标准单元法与门阵列法比较:共同点:均存在布线通道。不同点:门阵列设计时首先要选定某一种门复杂度的基片因而门阵列的布局和布线是在最大的门数目、最大的压焊块数目、布线通道的间距都确定的前提下进行的。标准单元法则不同它的单元数、压焊块数取决于具体设计的要求而且布线通道的间距是可变的当布线发生困难时通道间距可以随时加大因而布局和布线是在一种不太受约束的条件下进行的。芯片面积的利用率比门阵列法要高。与标准单元不同之处是:、它既不要求每个单元(或称积木块)等高也不要求等宽。每个单元可根据最合理的情况单独进行版图设计因而可获得最佳性能。设计好的单元存入库中备调用。、它没有统一的布线通道任意形状的单元(一般为矩形或“L”型)、任意位置、布线通道不规则。、积木块法(BB)积木块法版图结构宏单元标准单元模块标准单元压焊块RAMPLAIO较大规模的功能块(如ROM、RAM)()、可编程逻辑器件(PLD:ProgrammableLogicDevice)这种集成电路使设计者不用到半导体加工厂只需坐在实验室或家中计算机前就可以完成集成电路的设计十分方便而且可多次修改自己的设计且不需更换器件和硬件。可编程逻辑器件主要有CPLD、FPGA等几种类型在集成度相等的情况下其价格昂贵只适用于产量少的产品尤其是研究样机或在试验阶段。按复杂程序分为:简单可编程逻辑器件、复杂可编程逻辑器件CPLD(ComplexProgrammableLogicDevice)现场可编程门阵列FPGA(FieldProgrammableGateArray)可编程逻辑器件分类:简单可编程逻辑器件:PROMPROM(programablereadonlymemory),可编程只读存储器PLAPLA(ProgrammableLogicArray),可编程逻辑阵列PAL(ProgrammableArrayLogic),可编程阵列逻辑年由美国MMI公司推出由可编程与阵和固定或阵构成速度较快第一个得到普遍应用的PLD。GALGAL(GenericArrayLogic),(GenericArrayLogic),通用阵列逻辑器件通用阵列逻辑器件年由年由LatticeLattice公公司推出可重复编程。是在司推出可重复编程。是在PALPAL的基础上采用输出逻辑宏单元形式的基础上采用输出逻辑宏单元形式EECOMSEECOMS工艺结构与工艺结构与PALPAL兼容完全代替了兼容完全代替了PALPAL。。特点:特点:简单的可编程逻辑器件结构简单设计灵活但规模简单的可编程逻辑器件结构简单设计灵活但规模小难以实现复杂的逻辑功能。小难以实现复杂的逻辑功能。复杂可编程逻辑器件(CPLD)CPLD出现在世纪年代初期是在可擦除的可编程逻辑器件(EPLD)的改进器件。在EPLD的基础上采用EECOMS工艺制作增加了内部连线对逻辑宏单元和IO单元进行了重大的改进。CPLD至少包括三种结构:可编程逻辑宏单元、可编程IO单元、可编程内部连线。Administrator矩形FPGA是Xilinx公司年首家推出的采用CMOSSRAM工艺制作。比PLD更大、更复杂并具有现场可编程特性。结构分成三部分:可编程逻辑块CLB、可编程IO口、可编程内部连线。CLB功能强大不仅能够实现逻辑函数还可以配置成RAM等复杂形式。现场可编程门阵列(FPGA)、在编程上FPGA比CPLD具有更大的灵活性。CPLD可在逻辑门下编程,而FPGA是在逻辑块下编程。、在编程方式上:CPLD主要是基于EEPROM编程FPGA大部分是基于SRAM编程CPLD和FPGA区别:Administrator矩形图不同产量时成本与设计方法的关系曲线全定制门阵列FPGA价格kkkM产量片几种集成电路设计方法的成本比较、原始的手工设计阶段其设计工具是笔和纸。效率太低设计周期长质量难以保证。、ICCAD集成电路计算机辅助设计阶段第一代ICCAD工具出现于世纪年代末年代初但只能用于芯片的版图设计及版图设计规则的检查。第二代ICCAD系统随着工作站的推出出现于年代。其不仅具有图形处理能力而且还具有原理图输入和模拟能力。其典型工具有Spice、MOTIS、SEDAN等。、设计方法学的重大变革、集成电路设计方法、EDA电子设计自动化阶段世纪年代末CAD工具已进入了第三代称之为EDA(ElectronicDesignAutomation)即“电子设计自动化”是指:以计算机为工作平台以EDA软件为开发环境以硬件描述语言为设计语言以可编程器件PLD为实验载体(包括CPLD、FPGA、EPLD等)以集成电路芯片为目标器件的电子产品自动化设计过程。EDA设计工具的选择EDA设计工具选择的金字塔方案如下图所示该图给出随着工艺变化和规模增长EDA工具及其载体计算机选择方案的发展情况。集成电路产品产生流程集成电路产品的完成由两方面配合而成:设计方制造方。系统设计数字化(版图图形文件)逻辑设计电路设计版图设计转换成PG文件指标要求设计方硅片加工制掩膜版硅片加工芯片工艺制造分割管芯压焊封装总测成品制造方集成电路制造过程:晶圆片多探针测试坏的芯片打标记硅晶圆片晶圆处理制程测试封装布满芯片的硅晶圆片硅晶圆片到成品的过程“自底向上”(Bottomup)“自底向上”的设计即自工艺开始先进行单元设计在精心设计好各单元后逐步向上进行子系统设计直至最终完成整个系统设计。在模拟IC和较简单的数字IC设计中大多仍采用“自底向上”的设计方法。“自上向下”(Topdown)其设计步骤与“自底向上”步骤相反。一般集成电路设计步骤有两种:行为设计结构设计各单元转换成逻辑图或电路图版图PG文件Administrator矩形逻辑设计()系统划分:将一个大系统划分成几个功能块。()设计输入:采用硬件描述语言(VHDL)或电路图方式输入电路原理图。()逻辑仿真及综合:对VHDL输入方式或电路图进行功能和时序仿真。用VHDL对电路的描述是行为级的它不涉及到具体采用何种电路结构和电路单元来实现与行为描述相对应的为结构描述包括寄存器传输级描述(RTL)和门级描述等。、ASIC设计步骤(自上向下)ASIC设计步骤分为逻辑设计和物理设计。Administrator矩形所谓逻辑综合:将逻辑级的行为描述转换成逻辑级的结构描述把一个高层设计的描述利用某种标准单元库按照一定的约束条件转换成优化的门级网表。结构描述高层模块优化后的门级网表满足约束条件布局布线否是约束条件标准单元库(和工艺相关)基本的计算机辅助逻辑综合流程图()布局前的仿真:以检查系统功能和时序的正确性。Administrator矩形()平面规划:在芯片上规划各功能块位置。()布局:确定功能块中每个单元的位置。()布线:在功能块之间和单元块之间进行布线。()参数提取:确定各个连接处的电阻和电容参数。()布局后模拟(后仿真):加入布线所增加的各种寄生电学参数之后再次检查电子系统能否正常工作包括ERC(电学规则检查)和DRC(设计规则检查)最终形成版图文件(如CIF或PG)交生产厂家流片。物理设计、结构化、层次化、规则化设计、ASIC设计特点和技巧结构化将一个系统芯片设计分解成若干个模块规定好各模块之间的接口然后由最有经验的设计师分工负责设计各模块电路与版图。分层设计被广泛用于编程一个复杂的大程序被分解为若干个小的子程序从而“复杂”被克服了。各模块又分为若干个层次按照规则化程序设计各层次最后按事先规定好的接口拼接。、设计抽象“设计抽象”是硬件系统设计的关键原因:()、逻辑门本身就是一种“抽象”()、VHDLVerilog语言又是逻辑关系的高度抽象描述()、棒图”又是版图(Layout)的一种抽象它十分明确地给出了版图结构和连线的全部信息(但没有尺寸信息)。(a)D′+Q′UDDDUSSQ′′(b)(c)(a)电路原理图(b)版图(c)棒图一个由传输门和反相器组成的动态锁存器、ASIC库单元ASIC库单元包括:物理版图行为模型VHDLVerilog语言模型详细的时间模型测试手段电路图系统的标识连续仿真模型。ASIC库单元来源可以有种选择:ASIC供应商提供单元库从第三方供应商处购买自己建立自己的单元库。Administrator矩形ASIC与通用集成电路相比具有以下几个方面的优越性:缩小体积、减轻重量、降低功耗提高可靠性用ASIC芯片进行系统集成后外部连线减少因而可靠性明显提高易于获得高性能ASIC是针对专门应用而特别设计的系统设计、电路设计、工艺设计之间紧密结合这种一体化的设计有利于获得前所未有的高性能系统可增强保密性电子产品中的ASIC芯片对用户来说相当于一个"黑匣子"难于仿造•引言•集成电路制造工艺简介•版图设计技术•电参数设计规则第二章集成电路工艺基础及版图设计MOS电容集成电路中将导电层以绝缘介质隔离就形成了电容。MOS集成电路中的寄生电容主要包括MOS管的寄生电容以及由金属、多晶硅和扩散区连线形成的连线电容。寄生电容及与其相连的等效电阻的共同作用决定了MOS电路系统的动态响应。集成电路是由不同层次结构构成的复杂系统每层内部都会形成电阻层与层之间都有电容。()栅极电容:与该逻辑门输出端相连各管的输入电容。()扩散区电容:与该逻辑门输出端相连的漏区电容。()布线电容:该逻辑门输出端连到其它各门的连线形成的电容。一个接有负载的MOS逻辑门输出端的总的负载电容包括三部分:MOS电容特性MOS电容的特性与栅极上所加的电压紧密相关这是因为半导体的表面状态随栅极电压的变化可处于积累层、耗尽层、反型层三种状态。)积累层对P型衬底材料上的N型MOS器件当UG<时栅极上的负电荷吸引衬底中的空穴趋向硅的表面形成积累层。这时MOS器件的结构就像平行平板电容器栅极和高浓度空穴积累层分别是平板电容器的两个极板。栅极栅极C栅氧化层PSi(a)积累层积累层电容由于积累层本身是和衬底相连的所以栅电容可近似为:AtCoxox()式中:ε真空介电常数εoxSiO的相对介电常数其值是toxSiO层的厚度A栅极的面积。)耗尽层当<UG<UT时在正的栅电压UG的作用下衬底中的空穴受到排斥而离开表面形成一个多数载流子空穴耗尽的负电荷区域即耗尽层d栅极栅极CCdeptox耗尽层PSi(b)AdCSidep式中:d耗尽层深度它随UG的增加而增加εSi硅的相对介电常数其值是。depdepGBCCCCC栅极对衬底的总电容:UG>UTP型衬底中的电子(少数载流子)被吸引到表面形成反型层实际上就是N型导电沟道见图(c)。由于在栅极下面形成了一个导电能力很强的反型层在低频时栅极电容又变为C。但是反型层中的载流子(电子)不能跟随栅电压的高频变化因此,高频时的栅极电容仍然是最大耗尽状态下的栅极电容。)反型层dPSitox反型层耗尽层栅极栅极CCdep反型耗尽积累低频高频CUTUG(c)(d)MOS器件的电容前面讨论的是栅极对衬底的电容。MOS器件中完整的寄生电容如下图:衬底栅极CGBCGSCGD栅氧化层CDB漏极沟道CSB源极(a)CGDCDBCSBCGSCGB衬底(b)耗尽层GDS(a)寄生电容示意图(b)寄生电容电路符号示意图栅极电容由三部分组成:CG=CGSCGDCGBMOS管的栅极电容:MOS管的栅极电容在三个工作区的特性是不一样的:()截止区(UGS<UT)。由于沟道还未形成故CGS=CGD=栅极电容仍然可以表示为C和Cdep的串联模型。()线性区(UGSUT>UDS)。在线性区耗尽层深度基本不变所以CGB为常数。但此时导电沟道已经形成CGS和CGD就必须加以考虑这两个电容与栅极电压的大小有关其值可用下式估算:AtCCoxoxGDGSAtCoxoxGS()饱和区(UGSUT<UDS)。此时沟道是一强反型层靠近漏区的一端被夹断因此CGD=而CGS增加为:三个工作区内栅极电容的计算公式:图总的栅极电容与UGS的关系GCCOUTUGSMOS管总的栅极电容的某些成分和栅极电压有紧密联系但总的栅极电容只有在开启电压附近随UGS变化较大(如下图)其它区域均近似等于栅氧化层电容C。扩散区电容MOS管的源区和漏区都是由浅的N扩散区或P扩散区构成的扩散区也用作互连线。这些扩散区对衬底(或阱)就有寄生电容存在寄生电容的大小与将扩散区和衬底(或阱)隔开的耗尽层的有效面积成正比与扩散区和衬底(或阱)之间的电压有关。由于扩散区总是有一定深度的扩散区对衬底(或阱)的结面积就包括底部面积和周围的侧壁面积两部分(如图)。图(a)扩散电容基本结构(b)扩散电容模型a多晶硅ba源扩散区漏扩散区栅极场氧衬底(a)bCjpCjpCjpCjp扩散区(b)耗尽层扩散区的厚度可以看成一个常数这样侧壁面积就和侧壁周长成正比。因此,总的扩散电容可表示为:Cd=Cja(ab)Cjp(ab)随着工艺的改进在扩散区面积逐渐减小的情况下侧壁电容就变得非常重要了。典型N阱μm工艺扩散电容值列于表中(单位:pFμm)。布线电容金属、多晶硅、扩散区常被用作互连线它们相互之间以及它们与衬底之间都会形成电容。采用简单的平行板电容器模型可粗略估计这些电容值的大小为:AtC(4)式中:ε介质的绝对介电常数t介质的厚度A互连线的面积。图平行板电容及边缘效应衬底边缘电容互连线SiO衬底边缘电容平行板电容模型忽略了由边缘电场引起的边缘效应。互连线对衬底及互连线之间都有边缘效应这样前面估算的电容比实际值要小。随着连线的宽度和高度按比例缩小边缘效应的影响就更加显著。第三章MOS集成电路器件基础MOS场效应管(MOSFET)的结构及符号MOS管的电流电压特性预期MOS管有什么特性:右图是NMOS管的符号图中表示三个端口:栅(G)、源(S)、漏(D)。如果栅电压UG是高电平晶体管的源漏导通如果栅电压为低电平则漏源断开。DNMOSBGS即使这样简单的描述我们还需要回答几个问题:UG多大时器件导通?换句话说阈值电压多少?当器件导通或断开时漏源之间的电阻多大这个电阻和端电压之间的关系是怎样?MOS场效应管(MOSFET)的结构及符号NMOS管的简化结构如图所示该器件制作在P型衬底上两个重掺杂N区形成源区和漏区重掺杂多晶硅区作为栅极一层薄SiO绝缘层作为栅极与衬底的隔离。在栅氧下的衬底表面是导电沟道。图NMOS管的简化结构多晶硅GSD氧化层LeffLdrawnN+N+P型衬底LDW由于源漏结的横向扩散栅源和栅漏有一重叠长度为LD所以导电沟道有效长度(Leff)将小于版图中所画的导电沟道总长度用L表示。W表示沟道宽度。宽长比(WL)和氧化层厚度tox这两个参数对MOS管的性能非常重要。MOS技术发展中的主要推动力就是在保证电性能参数不下降的前提下一代一代地缩小沟道长度L和氧化层厚度tox。多晶硅GSD氧化层LeffLdrawnN+N+P型衬底LDWN+P+P+BSGDN型衬底(a)BSGDP+N+N+P型衬底(b)UDD(a)PMOS管(b)NMOS管N阱及PMOS为了使MOS管的电流只在导电沟道中沿表面流动而不产生垂直于衬底的额外电流源、漏以及沟道和衬底间必须形成反偏的PN结隔离。因此NMOS管的衬底B必须接到系统的最低电位点(例如“地”)而PMOS管的衬底B必须要接到系统的最高电位点(例如正电源UDD)。衬底的连接如图所示。图衬底的连接但互补型CMOS技术中NMOS和PMOS要做在同一晶片即同一衬底上。因此必须为某一器件做一个称之为“阱(Well)”的“局部衬底”。通常把PMOS器件做在N阱中同时N阱要接一定电位通常高电位UDD以保证PMOS的漏源结保持反偏。图互补型CMOS管N阱中的PMOSP+N+N+BSGDP型衬底P+GP+DN+BN阱SMOS管常用符号图MOS管常用符号DBSGNMOSSBDGPMOS(a)DNMOSBGSSPMOSBGD(b)DSNMOSSDGPMOS(c)DNMOSGSSPMOSGD(d)G2.工作原理再增加uGS纵向电场将P区少子电子聚集到P区表面形成导电沟道如果此时加有漏源电压就可以形成漏极电流id。栅源电压uGS的控制作用P衬底sgNbdVDD二氧化硅Ns二氧化硅P衬底gDDVNdbNVGGid当uGS=V时漏源之间相当两个背靠背的二极管在d、s之间加上电压也不会形成电流即管子截止。当uGS>V时纵向电场将靠近栅极下方的空穴向下排斥耗尽层。阈值电压(回答第一个问题:UG多大时器件导通?换句话说阈值电压多少?)以NMOS为例。MOS管的电流电压特性(C)随着UG增大经历:a)初始b)耗尽c)反型。形成沟道所对应的电压UG称为阈值电压。UGUGUG图给出增强型NMOS管和PMOS管工作在恒流区的转移特性其中UTHN(UTHP)为开启电压即阈值电压。PMOS的导通现象类似于NMOS但其所有的极性都是相反的。栅源电压足够“负”在氧化层和N衬底表面就会形成一个由空穴组成的反型层。图MOS管的转移特性-uGSiD-iDPMOSuGSUTHPUTHNNMOSOMOS管的转移特性NMOS阈值电压UTHN的定义为界面反型层的电子浓度等于P型衬底的多子浓度时的栅极电压。UTHN与材料、掺杂浓度、栅氧化层电容等诸多因素有关。还可以通过向沟道区注入杂质从而改变氧化层表面附近的衬底掺杂浓度来控制阈值电压的大小。d栅极tox耗尽层PSi(b)沟道区增强型MOS和耗尽型MOSUGS增强型:在UGS=时漏源之间没有导电通道在达到一定值时才有导电电流。耗尽型:在UGS=时漏源之间就有导电通道。在制造过程中在SiO绝缘层中掺入大量的正离子。在UGS=时在这些正离子的作用下P型衬底表面已经出现反型层即存在导电沟道。dPSitox反型层耗尽层栅极SiOMOS管的输出特性增强型NMOS输出特性如下图。栅压UGS超过阈值电压UTHN后开始出现电流且栅压UGS越大漏极电流也越大的现象体现了栅压对漏极电流有明显的控制作用。漏极电压UDS对漏极电流ID的控制作用基本上分两段即线性区和饱和区。为了不和双极型晶体管的饱和区混淆将MOS管的饱和区称为恒流区。线性区和恒流区是以预夹断点的连线为分界线。线性区饱和区(恒流区)IDUGS=VUGS=VUGS=VUDSO在预夹断点之前即  UDS<UGSUTH管子工作在线性区此时UDS增大ID明显增大。若UDS=UGSUTH则沟道在漏区边界上被夹断因此该点电压称为预夹断电压。而在预夹断点之后即UDS>UGSUTH管子工作在恒流区此时UDS增大大部分电压降在夹断区对沟道电场影响不大因此电流增大很小。图UDS对沟道的影响电流源区(N+)漏区(N+)反型层UDS<UGS-UTH(线性区)UDS=UGS-UTH(预夹断)UDS>UGS-UTH(恒流区)电流电流源区(N+)源区(N+)漏区(N+)漏区(N+)在栅压UGS一定的情况下随着UDS从小变大沟道将发生如图所示的变化。MOS管的电流方程、分析一个载有电流I的半导体棒如果沿电流方向的电荷密度是Qd(Cm)电荷移动速度是v(ms)则电流:I=Qdv。、考虑一个漏源都接地的NMOS在UGSUTH时开始出现反型层沟道电荷:Qd=WCox(UGSUTH)WCox表示单位长度的总电容。图a、若漏极电压大于由于沟道电势从源极的V变化到漏极的UDS则栅与沟道的局部电压从UGSUTH变化到UGSUTHUDS。因此沿轨道x点处电荷Qd(x)=WCox(UGSUTHUx)图bU电流源区(N+)漏区(N+)U电流源区(N+)漏区(N+)xLab此时电流:ID=WCox(UGSUTHUx)v。对于半导体v=μE其中μ是载流子的迁移率E是电场。注意到E(x)=dUxdx电子迁移率用μn表示。则电流:ID=WCox(UGSUTHUx)μn(dUxdx)对应边界条件为U(x=)=和U(L)=UDS。上式两边都乘dx并积分可得:由于ID沿沟道是常数则:xUUUnLdUdxDSTHxGSoxD)UUU(WCIU)UU(ULWCIDSDSTHGSoxDn线性区、若漏源电压UDS>UGSUTH沟道电流被夹断漏极电流并不遵循抛物线特性。在饱和区此时沿轨道x点处电荷:Qd(x)=WCox(UGSUTHUx)积分:xL则电流:U电流源区(N+)漏区(N+)xLxxUUUUnxdUdxTHGSTHxGSoxD)UUU(WCITHGSoxD)U(ULWCIn随着栅漏电压差增大实际的导电沟道逐渐减小则x实际上是UDS的函数这一效应称为“沟道调制效应”。定义x=Lx即x(xL)L假设xL与UDS是线性的即xL=λUDSλ是沟道长度调制系数则:)()U(ULWCoxITHGSDDSnU沟道长度调制效应NMOS管在截止区、线性区、恒流区的电流方程如式()所示:)()(DSnTHNGSoxnDSDSTHNGSoxnDNUUULWCUUUULWCIUGS<UTHN (截止区)UDS<UGSUTHN (线性区) UDS>UGSUTHN (恒流区)(a)(b)(c)PMOS在截止区、线性区、恒流区的电流方程如式()所示:()()PoxDPGSTHPDSDSpoxGSTHPpDSCWIUUUULCWUUUL|UGS|<|UTHP| (截止区)|UDS|<|UGS||UTHP| (线性区)|UDS|>|UGS||UTHP| (恒流区)(a)(b)(c)各参数的物理意义:、μn电子迁移率μp空穴迁移率μncmsV() μpcmsV()、Cox单位面积栅电容且、WL沟道宽度和沟道长度之比。、UTHN、UTHP开启电压(阈值电压)。假设UDD=V则增强型NMOS管:UTHN(~)UDD~V增强型PMOS管:UTHP|UDD|VoxSiOoxtsC()、λn、λp沟道调制系数即UDS对沟道长度的影响。VUVUApAn对PMOS:式中UA为厄尔利电压(EarlyVoltage)其意义如下图:对NMOS:UA(厄尔利电压)OiDUGSuDS对于典型的μm工艺的MOS管其主要参数如下假定有一μm工艺NMOS管W=μm,L=μm,在恒流区则有:AVVmmVAUULWKITHGSD)()(若UGS=V,则mAVVmmVAID)(若UGS=V,则线性区的输出电阻根据线性区的电流方程(式(b))当UDS很小(UDS<<(UGSUTH))时可近似有:DSHTGSoxnDSDSHTGSoxnDUUULWCUUUULWCI)()(()MOS管的输出电阻线性区饱和区(恒流区)IDUGS=VUGS=VUGS=VUDSOUGS=VVV可以看出深线性区Rox是UGS的函数UGS越大Rox越小这一区域又叫可变电阻区。那么输出电阻RON为:)(THGSoxnDDSONUULWCIUR()、恒流区的输出电阻根据恒流区的电流方程(式(c))有:DQADQnTHGSoxnnDDSONIU

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