第3讲：基于硬件描述语言的数字电路设计方法

null第三讲 基于硬件描述语言的数字电路设计方法 第三讲 基于硬件描述语言的数字电路设计方法 提纲提纲基本设计流程 高层次综合的流程与特点 逻辑综合的流程与特点 物理综合的流程与特点 与传统的电路设计方法的对比设计流程设计流程 高层次综合。将系统的行为、各个组成部分的功能及其输入和输出用硬件描述语言加以描述，然后进行行为级综合。同时通过高层次的硬件仿真进行验证； 逻辑综合。通过综合工具逻辑级行为描述转换成使用门级单元的桔构(也称为网表描述)。同时还要进行门级逻辑仿真和测试综合； 物理综合。将网表描述转换版图即完成布图设计。高层次综合高层次综合 高层次综合也称行为级综合(Behavioral Synthesis)。它的任务是将一个设计的行为级描述转换成寄存器传输级的结构描述。 首先翻译和分析设计的HDL语言描述 在给定的一组性能、面积和功耗的条件下，确定需要那些硬件资源，如执行单元、存储器、控制器、总线等。通常称这一步为分配(Allocation)高层次综合高层次综合 确定在这一结构中各种操作的次序，通常称这一步为调度(Scheduling); 同时还可通过行为级和寄存器传输级硬件仿真进行验证。 由于实现设计的功能可能有多种硬件结构，因而高层次综合的目的时要在满足目标和约束条件下，找到一个代价最小的硬件结构，并使设计的功能最佳。逻辑综合逻辑综合 逻辑综合是将逻辑级的行为描述转换成逻辑级的结构描述，即逻辑门级网表。 逻辑级的行为描述可以是状态转移图、有限状态机，也可以是布尔方程、真值表或硬件描述语言。 逻辑综合过程还包括一些优化步骤，如资源共享、连接优化和时钟分配等。优化目标是面积最小，速度最快，功耗最低或他们之间的某种折衷。 逻辑综合逻辑综合 逻辑综合分成两个阶段： 与工艺无关的阶段，这时采用布尔操作或代数操作技术来优化逻辑； 工艺映射阶段，这是根据电路的性质(如组织型或时序型)及采用的结构(多层逻辑、PLD或FPGA)做出具体的映射，将与工艺无关的描述转换成门级网表或PLD或FPGA的专门文件。 逻辑综合逻辑综合 逻辑综合优化完成后，还需要进行细致的时延分析和时延优化。 此外还要进行逻辑仿真，逻辑仿真是保证设计正确的关键步骤。过去通常采用软件模拟的方法，近年来则强调硬件仿真手段，如通过PLD或FPGA进行仿真。 逻辑综合逻辑综合 测试综合是提供自动测试图形生成ATPG( Automatic Test Pattern Generation)，为可测性提供高故障覆盖率的测试图形。 测试综合还可以消去设计中的冗余逻辑，诊断不可测试的逻辑结构，还能够自动插入可测性结构。物理综合物理综合 物理综合也称版图综合(Layout Synthesis)，它的任务是将门级网表自动转换成版图，即完成布图。包含以下步骤： 布图规划(Floor Plan)是对设计进行物理划分，同时对设计的布局进行规划和分析。在这一步骤中，面向物理的划分，其层次结构可以与逻辑设计时的划分有所不同。布图规划可以估算出较为精确的互连线延迟信息，预算新片面积及分析得到何处位拥挤的布线区域。物理综合物理综合 布局是指将模块安置在芯片上的适当位置，并能满足一定的目标函数。一般布局时总是要求芯片的面积最小，连线总长最短和电性能最优且容易布线。布局又分为初始布局和迭代改善两个步骤。 进行初始布局的目的是提高布局质量及减少下一步迭代改善时的迭代次数。 迭代改善是设法加以优化的过程，它是决定布局质量的关键。物理综合物理综合 布线是根据电路的连接关系描述(即连接表)，在满足工艺规则的条件和电学性能的要求下，在指定的区域(面积，形状，层次等)内百分之百地完成所需的互连，同时要求尽可能优化连线长度和通孔数目。 一般有两种布线方法：一种是面向线网的布线方法，它是直接对整个电路进行布线，布线时通常采取顺序方式；另一种称为分级布线，它是将布线问题分为全局布线(Global Routing)和详细布线(Detailed Routing)两个阶段。物理综合物理综合 全局布线是一种面向布线区域的布线方法，这种方法通过适当的划分，将整个布线区域分为若干个布线通道区(Channel)，然后进行适当的布线分配，即将一个线网的所有端点的走线路径分配到相应的通道区中， 接着是进行详细布线，对分配到当前通道区中的所有线网的集合，按照一定的规则，确定它们在通道中的具体位置。物理综合物理综合在完成布局、布线后，要对版图进行设计规则检查，电学规则检查以及版图与电路图的一致性检查； 在版图寄生参数提取的基础上再次进行电路分析(即后模拟)； 只有在所有的检查都通过并被证明正确无误后，将布图结果转换成掩膜文件； 然后又将掩膜文件设法生成掩膜板，通常这是通过掩膜板发生器或电子束系统得到的。与传统的电路设计方法的对比 （1）采用自上向下（Topdown）的设计方法与传统的电路设计方法的对比 （1）采用自上向下（Topdown）的设计方法 所谓自上向下的设计方法，就是从系统总体要求出发，自上而下地逐步将设计内容细化，最后完成系统硬件的整体设计。在利用HDL的硬件设计方法中，设计由自上而下分成3个层次对系统硬件进行设计。 第一层次是行为描述。所谓行为描述实质上就是对整个系统的数学模型的描述。在行为描述阶段，并不真正考虑实际的操作和算法用什么方法来实现。考虑更多的是系统结构及其工作过程是否能达到系统结构及规格书的要求。通过对系统行为描述的仿真来发现设计中存在的问题。与传统的电路设计方法的对比 （1）采用自上向下（Topdown）的设计方法与传统的电路设计方法的对比 （1）采用自上向下（Topdown）的设计方法 第二层次是RTL方式描述。这一层次称为寄存器传输描述（即数据流描述）。 用行为方式描述的系统结构的程序其抽象程度高，是很难直接映射到具体逻辑元的硬件实现的。要想得到硬件的具体实现，必须将行为方式描述的VHDL语言程序改写为RTL方式描述VHDL语言程序，才能导出系统的逻辑表达式，才能进行逻辑综合。 在完成编写RTL方式的描述程序以后，再用仿真工具对RTL方式描述的程序进行仿真。如果通过这一步仿真，那么就可以用逻辑综合工具进行综合了。与传统的电路设计方法的对比 （1）采用自上向下（Topdown）的设计方法与传统的电路设计方法的对比 （1）采用自上向下（Topdown）的设计方法 第三层次是逻辑综合。 逻辑综合这一阶段是利用逻辑综合工具，将RTL方式描述的程序转换成用基本逻辑元件表示的文件(门级网表)。逻辑综合的结果相当于在门电路级上再进行仿真，并检查定时关系。 如果在3个层次的某个层次上发现有问题，都应返回上一层，寻找和修改相应的错误，然后在向下继续未完成的工作。与传统的电路设计方法的对比 （2）采用系统早期仿真 与传统的电路设计方法的对比 （2）采用系统早期仿真 从自上而下的设计过程可以看到，在系统设计过程中要进行三次仿真，即行为层次仿真、RTL层次仿真和门级层次仿真。 也就是说进行系统数学模型的仿真、系统数据流的仿真和系统门电路电原理的仿真。 这三级仿真贯穿系统硬件设计的全过程，从而可以在系统设计早期发现设计中存在的问题。 与传统设计的后期仿真相比，可大大缩短系统的设计周期，节约大量的人力和物力。与传统的电路设计方法的对比 （3）降低硬件电路设计难度 与传统的电路设计方法的对比 （3）降低硬件电路设计难度 在采用传统的硬件电路设计方法时，往往要求设计者在设计电路中应写出该电路的逻辑表达式、真值表、时序电路的状态表。这一工作是相当困难和繁杂的，特别是在系统比较复杂时更是如此。 在用HDL语言设计硬件电路时，就可以使设计者免除编写逻辑表达或真值表之苦。与传统的电路设计方法的对比 （4）主要设计文件使用HDL语言编写的源程序 与传统的电路设计方法的对比 （4）主要设计文件使用HDL语言编写的源程序 HDL语言的源程序作为归档文件有很多好处。 其一是资料良好，便于保存。 其二是可继承性好。当设计其他硬件电路时，可以使用文件中的某些硬件电路的工作原理和逻辑关系。而阅读电原理图，推知其工作原理却需要较多的硬件知识和经验，而且看起来也不那么一目了然。