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基于Nios II的通用数字调制器设计与实现

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基于Nios II的通用数字调制器设计与实现 《电子技术应用》2006年第4期欢迎网上投稿 www.aetnet.cnwww.aetnet.com.cn Flash SDRAM SRAM LCD LED 键盘 Flash 接口 SDRAM 接口 SRAM 接口 LCD 接口 LED 接口 模式控制 接口 NiosII 处理器 I D 时钟 Avalon总线 调制信号源接口 JTAG 调制信号源 产生模块 NCO模块接口 NCO模块 D/A接口 CycloneEP1C6 AD9754 LPF NiosIIUP3开发板 ...

基于Nios II的通用数字调制器设计与实现
《电子技术应用》2006年第4期欢迎网上投稿 www.aetnet.cnwww.aetnet.com.cn Flash SDRAM SRAM LCD LED 键盘 Flash 接口 SDRAM 接口 SRAM 接口 LCD 接口 LED 接口 模式控制 接口 NiosII 处理器 I D 时钟 Avalon总线 调制信号源接口 JTAG 调制信号源 产生模块 NCO模块接口 NCO模块 D/A接口 CycloneEP1C6 AD9754 LPF NiosIIUP3开发板 图 1 通用数字调制器系统框图 在软件无线电(SDR)的研究过程中,调制解调技术 是无线通信系统空中接口的重要组成部分。目前常用的 数字调制方式有多种,如果按照传统的硬件实现方法, 要使一部通信机产生多种调制信号,其系统就会非常庞 大复杂。 Altera公司的 NiosII处理器是用于可编程逻辑器件 的可配置的软核处理器。NiosII软核处理器和存储器、 I/O接口等外设可嵌入 FPGA中,组成一个可编程单芯 片系统(SOPC),大大降低了系统的成本、体积和功耗。 基于 NiosII处理器系统的通用数字调制器是一种软件 化硬件的解决 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 ,可以产生多种模式的数字调制信 号,具有多功能性、通用性、集成度高、易于升级等优点, 满足软件无线电系统的要求。 1总体系统结构 本系统在一个调制器中灵活多 变地实现了多种调制功能。NiosII 处理器完成人机交互和控制工作, FPGA逻辑从 NiosII处理器接收控 制信号和数据后完成相应的硬件功 能。系统整体框图如图 1所示。Nios II软核处理器、存储器和 I/O接口等 外设可嵌入在FPGA中,这样整个系统 的数字处理部分全部集成在 FPGA 器件中。数控振荡器(NCO)的各子 模块必须在 NiosII处理器 的控 制 下,不断接收实时数据才能完成各 种不同的数字信号调制。在某些情 况下,这些数据传输是复杂的,好在 NiosII处理系统有 Avalon总线,它 规定了控制器与从属组件间的端口 连接以及组件间通信的时序。NCO 通过 Avalon总线与 NiosII处理器连接,可以简单地看 成外围设备,很方便完成控制和数据传输。 本系统采用 NiosII和 CycloneEP1C6嵌入式系统开 发板,选用 AD9754作为 DAC芯片,并用 LC电路搭建了 9阶的椭圆低通滤波器,总体实现了一个可以产生多种 调制信号的通用数字调制器。提供以下几种调制方式: 移频键控调制(FSK)、二进制移相键控调制(BPSK)、四 进制移频键控(QFSK)、四相相移键控调制(QPSK)、标 准载波输出(Sin)。 调制方式和载波频率可以通过拨码开关和按键自 由选择,LED和 LCD的显示便于用户直观了解当前的 状态信息。系统工作过程中,当再次按下“启动/停止”键 时,可以对调制方式和频率重新进行设置。 2NiosII嵌入式软核处理器简介 NiosII嵌入式处理器是 Altera公司推出的第二代用 于可编程逻辑器件的可配置软核处理器,最高性能超过 基于NiosII的通用数字调制器设计与实现 何 茜,韩春林,陈玉鹏,马 亮 (电子科技大学 电子工程学院,四川 成都 610054) 摘 要: 给出了基于 NiosII的通用数字调制器的实现方法,具体说明了系统的基本原理、总体结 构、硬件设计,以及软件 流程 快递问题件怎么处理流程河南自建厂房流程下载关于规范招聘需求审批流程制作流程表下载邮件下载流程设计 等。该系统把可编程逻辑的固有优势集成到嵌入处理器的开发流程中, 具有高度的灵活性、可重配置功能,便于升级和扩展,适于软件无线电的应用。 关键词: NiosII调制器 软件无线电 通信技术 120 《电子技术应用》2006年第4期 本刊邮箱:eta@ncse.com.cn 图 3低通滤波器的频谱图 200DMIPS。NiosII是基于哈佛结构的 RISC通用嵌入式 处理器软核,能与用户逻辑相结合,编程至 Altera的 FPGA中。处理器具有 32位指令集、32位数据通道和可 配置的指令以及数据缓冲。它特别为可编程逻辑进行了 优化设计,也为可编程单芯片系统(SOPC)设计了一套 综合解决方案。NiosII处理器系列包括三种内核:高性 能内核(NiosII/f)、低成本内核(NiosII/e)、性能/成本折 中的 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 内核(NiosII/s)。本系统采用标准内核。 NiosII处理器支持 256个具有固定或可变时钟周 期操作的定制指令;允许 NiosII设计人员利用扩展 CPU指令集,通过提升那些对时间敏感的应用软件的运 行速度来提高系统性能。 3系统硬件设计 3.1 调制信号源 调制信号源可以来自外部,通过串口、并口等送入, 也可以由调制器内部产生。本系统由调制信号源产生模 块产生了伪随机序列及其同步时钟信号。 3.2 数字调制的实现 数字调制部分根据调制信号和来自 CPU的控制信 号产生可控模式、可控载频的已调信号。NCO模块包括 频率控制字寄存器、32位的相位累加器、相位控制字寄 存器、相位-幅度变换电路、控制逻辑电路,以及相位抖 动补偿模块,如图 2所示。NCO中各部件在参考频率源 的作用下同步工作。相位累加器在每一个时钟上升沿与 频率控制字 K累加一次。当累加器计数大于 232时,相位 累加器相当于做一次模余运算。正弦查询 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 在每个时钟 周期内,根据送给 ROM的地址 (相位累加器的 12个 MSB相位值)取出 ROM中已存储的与该地址相对应的 正弦幅值,最后将该值送给 DAC和 LPF实现量化幅值 到一个纯净信号的转换。 由于资源和成本的原因,通常相位累加器输出的 32 位不会全部用来寻址 ROM,本系统取其高 12位寻址 ROM,其余 LSB位被舍去,这样就不可避免地产生相位 误差,该误差是 NCO输出杂散的主要原因。用于相位- 幅度转换的存储器用片内 ROM来实现,主要完成信号 的相位序列到幅度序列之间的转化。幅度量化误差与波 形存储器数据总线位数相关,本系统中为 14位。 为了减小相位截断误差,要求在 NCO的波形查表过 程中保留更多的相位有效位;为了减小幅度量化误差, 要求波形存储器保留更多的输出数据位并选择位数高 的 DAC。由于波形存储器的容量受限,因此在低杂散设 计中,可以通过改变传统结构中的相位到正弦波形的线 性映射关系,采用新的结构体系来降低波形存储容量, 以使在不增加波形存储器容量的情况下,保留更多的相 位有效位和数据总线位数。单象限正弦波存储结构是一 种有效的方法。在这种结构中,利用正弦波形的四分之 一对称性,将 ROM表减至最初的 1/4,波形存储器只存 储一个象限[0,!/2]的波形。相位累加器用于波形寻址 的有效位输出中,最高两位被用作映射四个象限,其余 低位用来寻址波形存储器。这样,通过一个正/余弦表的 前 1/4周期就可以变换得到正/余弦的整个周期码表。 这种实现方法对存储器的要求很小,节省了大量资源。 由相位截断的 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 理论,相位舍位序列是具有周期 性的,如果能破坏其周期性,就能将 DDS输出频谱中有 规律的杂散分量变成随机的相位噪声,从而抑制相位截 断引起的杂散。因此本系统在 ROM表之前加入了相位 抖动注入模块,通过随机加扰的方法抑制 DDS的相位 截断杂散。 本系统 NCO输出信号频率 fout与参考时钟频率 fclk 以及频率控制字 K之间的关系为 fout= K 2 32 ·fout,在 96MHz 参考时钟的情况下,频率分辨率为 0.02235Hz。 3.3 D/A转换与低通滤波 FPGA输出的 14位二进制数需要送到 DAC进行 D/ A变换,得到量化的阶梯波形输出,最后经低通滤波器 滤除高频分量,平滑后得到模拟的已调信号。DAC非理 想特性带来的转换误差是影响输出信号频谱的又一因 素,主要取决于 DAC器件的性能。本设计选用 AD9754 作为 DAC芯片。 用 LC电路搭建了 9阶的椭圆低通滤波器,截止频 率为 25MHz。其频谱如图 3所示。 4系统软件设计 本系统的设计核心是根据调制信号的信息对载波 频率、相位和振幅进行精确控制。通过 NiosII处理器来 改变上述三个参数中的一个或几个,以完成各种不同类 频率 寄存器 相位增量 寄存器 加 法 器 相位 累加器 地址 产生 寄存器 片内 ROM 查询表 幅度 寄存器 乘 法 器 合成 数据 寄存器 频率码 时钟 fs 相位码 幅度码 调制数据 输出 图 2 NCO模块框图 通信技术 121 《电子技术应用》2006年第4期欢迎网上投稿 www.aetnet.cnwww.aetnet.com.cn (上接第 102页) 公司 VCS和 DC对该款 MCUIP核进行了仿真综合,并 进行了功耗分析。综合分析结果得出,该数据通道电路 结构规整,设计得到了简化,总体功耗约为 49.5980mW, 实现了低功耗设计。 本文使用固定电路结构描述内部数据总线,通过特定 层次化数据通道模型的设计,体现了自顶向下 (Top- Down)的设计方法,降低了整个 MCUIP核设计的复杂度, 缩短了设计周期。该设计适用于大规模系统芯片设计。 参考文献 1pic16c5x.pdf.MicrochipTechnologyInc.,1998 2钟旭恒,高明伦.基于数据通道指令流程图的硬布线控制 电路设计.微电子学与计算机,2001;(5):8~11 3夏宇闻.复杂数字电路与系统的 VerilogHDL设计技术. 北京:北京航空航天大学出版社,2003:13 4罗 文,杨 波.寄存器传输级低功耗设计方法.小型微型机 算机系统,2004;(7):1207~1211 5孙海平,李 伟.基于资源共享的 ALU设计.微电子学与 计算机,2001;(5):16~20 (收稿日期:2005-08-20) 图 4 软件流程图 系统初始化 “确定”键按下? 计算频率控制字 设置调制模式 “确定”键按下? 调制信号同步时钟 上升沿是否到来? 响应中断 读入调制码元 为 QPSK/QFSK? 由调制模式和码元计算相位 控制字 M和频率控制字 K 将 K和 M发送到总线 在LCD上显示 提示信息 设置载波 频率 LCD显示 当前频率 接收到两个 码元? Y Y N N N Y Y Y N N 图 5 使用 SignalTapII嵌入式逻辑分析仪 型的调制。NiosII处理器的主要工作有:第一,针对不同 的调制模式,输出对应的控制码;第二,对某一具体的控 制码来说,要根据其控制信号的值、时钟速率、相位累加 器、ROM以及 DAC位数等计算出具体的码值。软件流程 如图 4所示。 通用数字调制器是实现软件无线电的关键技术之 一,现有文献中的实现方法是通过“DSP+FPGA”来设计 的,其外围电路和控制逻辑复杂,成本较高。本文提出 了一种基于 NiosII嵌入式处理器软核的通用数字调制 器实现方法,使用 Altera的低成本 CycloneFPGA,且具有 开发周期短、成本低等特点。 本系统所实现的各种调制方式均已通过硬件测试, 证明了方案的可行性和正确性。 此外,在设计过程中使用 SignalTapII嵌入式逻辑分析 仪可以方便调试,采用增量编译可以缩短漫长的编译等待 时间。图 5是用 SignalTapII对 FSK分析时的截屏图。 参考文献 1JohnG.Proakis,Masoud.Communicationsystemsengineering. 北京:电子工业出版社,2002 2杨小牛,楼才义,徐建良.软件无线电原理与应用.北京: 电子工业出版社,2001 3傅丰林.Nios软核心嵌入式处理器设计大赛优秀作品精 选.西安:西安电子科技大学出版社,2005 4NiosIIsoftwaredeveloper'shandbook.AlteraCorporation, 2005 5Alteraembeddedperipheralshandbook.AlteraCorporation, 2005 (收稿日期:2005-12-18) 通信技术 !!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!! 122
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