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EDA(EP2C5 VHDL语言).doc

EDA(EP2C5 VHDL语言)

丛林天涯
2011-11-23 0人阅读 举报 0 0 暂无简介

简介:本文档为《EDA(EP2C5 VHDL语言)doc》,可适用于高等教育领域

EDA实验指导书目录绪论…………………………………………………………………………………………………FPGACPLDCAD技术概述…………………………………………………………………………ASIC和FPGACPLD电路设计的一般流程………………………………………………………第一章QuartusⅡ的安装…………………………………………………………………软件包对计算机系统的配置要求…………………………………………………………软件包的安装步骤…………………………………………………………………………软件狗的安装………………………………………………………………………………QuartusII下载口的设置……………………………………………………………无法下载及其解决方法……………………………………………………………………第二章SOPC技术简介………………………………………………………………………………SOPC技术的主要特点………………………………………………………………………SOPC技术实现方式…………………………………………………………………………SOPC系统开发流程…………………………………………………………………………Cyclone能力………………………………………………………………………………新型可编程架构……………………………………………………………………嵌入式存储资源…………………………………………………………………专用外部存储接口电路…………………………………………………………支持的接口及协议………………………………………………………………锁相环的实现……………………………………………………………………IO特性……………………………………………………………………………NiosII嵌入式处理器……………………………………………………………配置方案…………………………………………………………………………第三章QuartusII软件应用…………………………………………………………………图形用户界面设计流程…………………………………………………………………命令行设计流程…………………………………………………………………………交通灯设计实例…………………………………………………………………………设计原理…………………………………………………………………………设计输入…………………………………………………………………………创建工程…………………………………………………………………………编译前设置………………………………………………………………………编译………………………………………………………………………………仿真………………………………………………………………………………应用RTL电路图观察器……………………………………………………………引脚锁定和下载验证……………………………………………………………………引脚锁定…………………………………………………………………………下载验证…………………………………………………………………………对配置器件编程…………………………………………………………………第四章EPCPQC实验部分…………………………………………………………………实验操作注意事项………………………………………………………………………………实验一一位全加器的设计……………………………………………………………………实验二四位全加器实验………………………………………………………………………实验三三输入与门、三输入或门……………………………………………………………实验四优先编码器………………………………………………………………………实验五线译码器…………………………………………………………………………实验六位数码管扫描显示…………………………………………………………………实验七模环行计数器实验…………………………………………………………………实验八开关量控制实验………………………………………………………………………实验九选和选多路选择实验…………………………………………………………实验十LED数码显示时钟实验………………………………………………………………实验十一序列检测器实验……………………………………………………………………实验十二(A²B²)的位有效精度求模运算实验………………………………………实验十三十六节拍时序控制器实验…………………………………………………………实验十四彩灯实验……………………………………………………………………………实验十五八位十进制频率计实验……………………………………………………………实验十六DA实验……………………………………………………………………………实验十七串行通信……………………………………………………………………………实验十八VGA显示……………………………………………………………………………实验十九AD转换实验………………………………………………………………………实验二十电子琴实验…………………………………………………………………………实验二十一LED×汉字图形点阵实验………………………………………………实验二十二LCD×中文点阵液晶控制实验…………………………………………实验二十三步进电机实验…………………………………………………………………实验二十四直流电机实验…………………………………………………………………实验二十五PS键盘接口逻辑设计(此项为扩展)………………………………………附录一部分实验接线图…………………………………………………………………………附录二部分可编程芯片的引脚图………………………………………………………………附录三HKVI型EDA系统结构图信号名与芯片引脚对照表…………………………………绪论FPGACPLDCAD技术概述FPGA(FieldProgrammableGatesArray,现场可编程门阵列)与CPLD(ComplexProgrammableLogicDevice,复杂可编程逻辑器件)都是可编程逻辑器件它们是在PAL、GAL等逻辑器件的基础之上发展起来的。同以往的PAL、GAL等相比较FPGACPLD的规模比较大适合于时序、组合等逻辑电路应用场合它可以替代几十甚至上百块通用IC芯片。这样的FPGACPLD实际上就是一个子系统部件。这种芯片具有可编程性和实现方案容易改动的特点。由于芯片内部硬件连接关系的描述可以存放在磁盘、ROM、PROM或EPROM中因而在可编程门阵列芯片及外围电路保持不动的情况下换一块EPROM芯片就能实现一种新的功能。FPGA芯片及其开发系统问世不久就受到世界范围内电子工程设计人员的广泛关注和普遍欢迎。经过了十几年的发展许多公司都开发出了多种类型的可编程逻辑器件(PLDs,ProgrammableLogicDevices)比较典型的就是Xilinx公司的FPGA器件系列和Altera公司的CPLD器件系列它们开发较早占据了较大的PLD市场。当然还有其它许多类型器件这里不再一一介绍。尽管FPGA、CPLD和其它类型PLD的结构各有其特点和长处但概括起来它们是由三大部分组成的:、一个二维的逻辑块阵列构成了PLD器件的逻辑组成核心。、输入输出块。、连接逻辑块的互连资源连线资源由各种长度的连线线段组成其中也有一些可编程的连接开关它们用于逻辑块之间、逻辑块与输入输出块之间的连接。ASIC和FPGACPLD电路设计的一般流程通常可将设计流程归纳为以下个步骤。第步:设计输入。在传统设计中设计人员是应用传统的原理图输入方法来开始设计的。自年代初Verilog、VHDL、AHDL等硬件描述语言的输入方法得到了广大工程设计人员的认可。第步:前仿真。所设计的电路必须在布局布线前验证目的主要是在仿真时验证电路功能是否有效。在ASIC设计中这一步骤称为第一次Signoff第步:设计输入编译。设计输入之后就有一个从高层次系统行为设计向低层次门级逻辑电路的转化翻译过程即把设计输入的某种或某几种数据格式(网表)转化为底层软件能够识别的某种数据格式(网表)以求达到与其工艺无关。第步:设计输入的优化。对于上述综合生成的网表根据布尔方程功能等效的原则用更小更快的综合结果替代一些复杂的单元并与指定的库映射生成新的网表这是硬件描述语言输入方式中减小电路规模的一条必由之路。第步:布局布线。当初步的仿真被验证后就开始布局布线。这一步可相对规划出ASIC和FPGACPLD设计。第步:后仿真。设计人员需要利用在布局线中获得的更精确的RC参数再次验证电路的功能和时序。在ASIC设计中这一步骤称为第二次Signoff。第步:流片。在布局布线和后仿真完成之后当需要大批量生产该芯片时就可以开始ASIC芯片的投产。第一章QuartusII的安装软件包对计算机系统的配置要求如果你想在你的计算机中安装QuartusII软件包建议的计算机配置为:、PIIIG以上计算机原装机或兼容机均可。、内存不少于MB。、安装软件包的硬盘分区所剩空间不少于GB安装完剩余空间不小于MB。、MicrosoftWindows或MicrosoftWindowsxp操作系统。、或个按钮的鼠标(MicrosoftWindows和Microsoftxp兼容)。、完好的并行口。、倍速以上速率的光驱(或称CDROM)。软件包的安装步骤所选用的操作系统为Windowsa或XP中文操作系统。QuartusII安装步骤、把软件包的QuartusIICD光碟放入光驱。、等到光驱识别光盘后桌面上就弹出一个QuartusIIInstallCD对话窗口(如果没有QuartusIIInstallCD对话窗口那就进入光盘的根目录下双击installexe文件)用鼠标左键单击“InstallQuartusIIandrelatedsoftware”进入安装界面。、用鼠标点击NEXT进入要选择选择组件对话窗口只选择QuartusII在QuartusII对应的复选框前打勾,其他的组件都不用打勾。、用鼠标点击NEXT进入协议选择窗口选择“Iacceptthetermsoflicenceagreement”,在用鼠标点击NEXT选择不同的路径直到开始安装。、当软件安装到时就弹出对话框提示要放入CD光盘这时从光驱拿出CD光盘放入CD光盘点击确定,直到完成安装。NIOSIDE安装步骤、NIOS软件包的安装完成上面的QuartusII的安装后把CD光盘从光驱拿出放入NIOS光盘。、在"我的电脑"中查找光驱的图标用鼠标左键快速双击、打开"niosiifullpc"图标文件夹用鼠标左键快速双击。、打开"windows"图标文件夹用鼠标左键快速双击,最后双击"SETUPEXE"图标启动安装。根据对话窗口按提示选择不同的路径并完成安装QuartusIIProgrammer安装步骤、把软件包的QuartusIICD光碟放入光驱。、等到光驱识别光盘后桌面上就弹出一个QuartusIIInstallCD对话窗口(如果没有QuartusIIInstallCD对话窗口那就进入光盘的根目录下双击installexe文件),用鼠标左键单击“InstallStandAloneProgrammer”进入安装界面。、用鼠标点击NEXT进入要选择选界面选择不同的路径直到完成安装。接着软件包引导用户安装有很多选项让用户选择用户根据自己设计项目的要求一一选择。因为windows或XP操作系统与ALTERA器件接口有所不同,所以有windows或XP操作系统环境下加装ALTERA公司QuartusII软件包补丁。方法见光盘QuartusII目录下“README”。软件狗的安装为了保护软件的版权Altera公司特别为QuartusII软件包设计了一个软件狗。如果没有软件狗进入QuartusII软件包只开放部分简单功能很多重要功能是不开放的这给项目的设计带来诸多不便尤其是复杂的项目没有这些功能设计工作根本没办法展开。在恒科电教的配软件包里有一张nios光盘里有一个LicenseForQN文件夹,用QuartusIIBdllexe设置C:alteraquartuswin下的syscptdll文件运行QuartusIIBdllexe后,首先要点击“浏览”选中syscptdll安装默认的syscptdll路径是在C:alteraquartuswin下选中syscptdll后再点击“应用”。会弹出一个窗口提示应用以成功最后确定完成设置把licensedat用记事本的方式打开选中licencedat文件点击鼠标右键选择以记事本的方式打开在第四行中间有HOSTID=AE在记事本的菜单中选择‘编辑’下的‘替换’并点击将AE添入查找替换那一栏中将您老的网卡号添入替换为那一栏中,点击‘全部替换’按纽完成后保存(如果licencedat是只读属性那要将只读属性去掉)您老的网卡号可在DOS下运行ipconfig–all命令可得到点击‘开始’按纽选择‘运行’输入CMD命令进入WINDOWSDOS界面输入ipconfigall在最后的一行可看到MAC地址‘Physicaladdress……:ED’,后面的‘ED’就是网卡地址。license文件存放的路径名称不能包含汉字和空格空格可以用下划线代替用户在使用前须指定它方法为:打开安将好的QuartusII后单击:“Options”在下拉菜单中选择:“Licensesetup”再在弹出的options窗口中指定您所复制到硬盘的Licencedat即可完成软件狗的安装(如果您老是第一打开安将好的QuartusII就会弹出EvaluationMode对话窗口,选择’Specifyvalidlicencefile’点击OK指定您所复制到硬盘的Licencedat即可完成软件狗的安装)。QuartursII下并口的设置为了将您设计好的工程下载到ALTERA器件中须在下载前对计算机并口进行相应设置,方法为:在微机的BIOS中确认并口模式为EPP或ECP,之后还要在打开QuartusII情况下单击“Options”在下拉菜单中选择:“programmer”。再在弹出的窗口中点击“HradwareStup”弹出’HardwareStup’对话框点击AddHardware…,将Hardwaretype设置为“ByteBlasterMVorByteBlasterII”“Port”为“LPT:(X)”如果你是使用的windows或XP那么在进行并口设置前请安装ALTERA并口补丁,方法见光盘QuartusII目录下“README”。无法下载及其解决方法、查看电源供电是否正常电源指示灯是否正常、查看下载接口区JTAG口是否用芯排线和CPU实验区JTAG口连接起来、如果在下载过程中出现“Error:JTAGServercan'taccessselectedprogramminghardwareError:Operationfailed”则可能是因为您所使用的微机有病毒值入SRAM中请更换微机再试或杀毒重试。第二章SOPC技术简介世纪下半页以来微电子技术迅猛发展集成电路设计和工艺水平有了很大的提高单片集成度已达上亿个晶体管这从数量上已经大大超过了大多数电子系统的要求。如何利用这一几乎无限的晶体管集成度就成了电子工程师的一项重大挑战。在这种背景下片上系统应运而生。SOC是将大规模的数字逻辑和嵌入式处理器整合在单个芯片上集合模拟部件形成模数混合、软硬件结合的完整的控制和处理片上系统。SOPC技术的主要特点从系统集成的角度看SOC是以不同模型的电路集成、不同工艺的集成作为支持基础的。所以要实验SOC首先必须重点研究器件的结构与设计技术、VLSI设计技术、工艺兼容技术、信号处理技术、测试与封装技术等这就需要规模较大的专业设计队伍相对较长的开发周期和高昂的开发费用并且涉及到大量集成电路后端设计和微电子技术的专门知识因此设计者在转向SOC的过程中也面临着巨大的困难。SOC面临上述诸多困难的原因在于SOC技术基于超大规模专用集成电路因此整个设计过程必须实现完整的定制或半定制集成电路设计流程。美国Altera公司在年提出的SOPC(SystemOnProgrammableChip片上可编程系统)技术则提供了另一种有效的解决方案即用大规模可编程器件的FPGA来实验SOC的功能。SOPC与SOC的区别是FPGA与ASIC的区别。SOPC是SOC发展的新阶段代表了当今电子设计的发展方向。其基本特征是设计人员采用自顶向下的设计方法对整个系统进行方案设计和功能划分最后系统的核心电路在可编程器件上实验。随着百万门级的FPGA芯片、功能复杂的IP核、可重构的嵌入式处理器核以及各种功能强大的开发工具的出现SOPC已成为一种一般单位甚至个人都可以承担和实现的设计方法。SOPC基于FPGA芯片将处理器、存储器、IO口等系统设计需要的模块集成在一起完成整个系统的主要逻辑功能具有设计灵活、可裁减、可扩充、可升级及软件、硬件在系统可编程的功能。近年来MCUDSP和FPGA在现代嵌入式系统中都扮满着非常重要的角色它们都具有各自的特点但又不能兼顾。在简单的控制和人机接口方面以系列单片机和ARM微处理器为代表的MCU因为具有全面的软件支持而处于领先地位在海量数据处理方面DSP优势明显在高速复杂逻辑处理方面FPGA凭借其超大规模的单芯片容量和硬件电路的高速并行运算能力而显示出突出的优势。因而MCUDSPFPGA的结合是未来嵌入式系统发展的趋势。而SOPC技术正是MCUDSP和FPGA有机融合。目前在大容量FPGA中可以嵌入位或位的MCU如Altera公司的NiosII处理器DSP对海量数据快速处理的优异性能主要在于它的流水线计算技术只要规律的加减乘除等运算才容量实验流水线的计算方式这种运算方式也较容量用FPGA的硬件门电路来实现。目前实验各种DSP算法的IP核已经相当丰富和成熟例如FFTIIRCodec等。利用相关设计工具(如DSPBuider)可以很方便地把现有的数字信号处理IP核添加到工程中去SOPC一般采用大容量FPGA(如Altera公司的CycloneStratix等系列)作为载体除了在一片FPGA中定制MCU处理器和DSP功能模块外可编程器件内还具有小容量高速RAM资源和部分可编程模拟电路还可以设计其他逻辑功能模块。一个大容量的FPGA的SOPC结构图如图所示。SOPC技术具有如此多的优点已经成为嵌入式系统领域中一个新的研究热点并代表了未来半导体产业的一个发展方向。相对于单片机、ARM而言目前SOPC技术的应用还不是很广但从趋势上看只要再经过几年的发展未来SOPC技术的应用就会像今天的单片机一样随处可见。图大容量的FPGA的SOPC结构图SOPC技术实现方式SOPC技术实现方式一般分为三种。()基于FPGA嵌入IP(IntellectualProperty)硬核的SOPC系统。目前最常用的嵌入式系统大多采用了含有ARM的位知识产权处理器核的器件。Altera公司Excalibur系列的FPGA中就植入了ARMT嵌入式系统处理器Xilinx的VirtexIIPro系列中则植入了IBMPowerPC处理器。这样就能使得FPGA灵活的的硬件设计和硬件实现与处理器强大的软件功能结合高效地实现SOPC系统。()基于FPGA嵌入IP软核的SOPC系统。在第一种实现方案中由于硬核是预先植入的其结构不能改变功能也相对固定无法裁减硬件资源而且此类硬核多来自第三方公司其知识产权费用导致成本的增加。如果利用软核嵌入式系统处理器就能有效克服这些不利因素。最具有代表性的嵌入式软核处理器是Altera公司的NiosII软核处理器。()基于HardCopy技术的SOPC系统。HardCopy就是利用原有的FPGA开发工具将成功实现于FPGA器件上的SOPC系统通过特定的技术直接向ASIC转化从而克服传统ASIC设计中普遍存在的问题。从SOPC实现方式上不难看出IP核在SOPC系统设计中占有极其重要的地位IP核设计及IP核的复用成为SOPC技术发展的关键所在。半导体产业的IP定义为用于ASICASSP和PLD等当中预先设计好的电路模块。在SOPC设计中每一个组件都是一个IP核。IP核模块有行为、结构和物理三级不同程度的设计对应描述功能行为的不同分为三类即完成行为描述的软核(SoftIPCore)、完成结构描述的固核(FirmIPCore)和基于物理描述并经过工艺验证的硬核(HardIPCore)。IP软核通常以HDL文本形式提交给用户它已经过RTL级设计优化和功能验证但其中不含有任何具体的物理信息。据此用户可以综合出正确的门电路级设计网表并可以进行后续的结构设计具有很大的灵活性。借助于EDA综合工具可以很容易地与其他部逻辑电路合成一体根据各种不同半导体工艺设计成具有不同性能的器件。软IP核也称为虚拟组件(VirtualComponent,VC)。IP硬核是基于半导体工艺的物理设计已有固定的拓扑布局和具体工艺并已通过工艺验证具有可保证的性能。其提供给用户的形式是电路物理结构掩模版图和全套工艺文件。IP固核的设计程度则是介于软核和硬核之间除了完成软核所有的设计外还完成了门级电路综合和时序仿真等设计环节。一般以门级电路网表的形式提供给用户。如何设计出性能良好的IP核?虽然这个问题没有统一完整的答案但根据前人开发的经验以及电子设计的一般规则仍然可以总结出一般IP核设计应该遵循的几个准则:()规范化严格按照规范设计这样的系统具有可升级性、可继承性易于系统集成()简洁化设计越简洁的系统就越容易分析、验证达到时序收敛()局部化时序和验证中的问题局部化就容易发现和解决问题减少开发时间提高质量。只有按照一定的编码规则编写的IP核代码才具有较好的可读性易于修改并且具有较强的可复用性同时也可获得较高的综合性能和仿真效果。SOPC系统开发流程SOPC系统开发流程一般分为硬件和软件两大部分如图所示。硬件(按照习惯说法将一个SOPC系统中的NiosIICPU和外设等统称为硬件虽然它也是由软件来实现的而在这个系统上运行的程序称为软件)开发主要是创建NiosII系统作为应用程序运行的平台软件开发主要是根据系统应用的需求利用CC语言和系统所带的API(AppilcationProgrammingInterface应用程序接口)函数编写实现特定功能的程序。这其中用到的主要工具是Altera公司的QuartusII和NiosIIIDE。图SOPC系统开发流程Cyclone器件Cyclone现场可编程门阵列系列基于V、μm全铜层SRAM工艺其密度增加至个逻辑元件(LE)RAM增加至KB。它具有生成时钟的锁相环以及DDRSDR和快速RAM(FCRAM)存储器所需的专用双数据率(DDR)接口等。Cyclone器件支持多种IO标准包括Mbps的LVDS以及频率为MHz和MHz、数据宽度为位和位的PCI。新型可编程架构Cyclone系列器件基于一种全新的低成本架构从设计之初就充分考虑了成本的节省问题因此可以为价格敏感的应用提供全新的可编程的解决方案。低成本FPGA的设计过程要面临许多的挑战其中最具挑战性的就是如何在性能、特性以及价格中间找到一个合适的定位。FPGA设计师必须找到一个平衡点以确保在可编程片上系统(SOPC)方案中既可以提供充足的逻辑单元和存储器容易又不会使价格过高。Cyclone器件设计时选择了较小的封装形式以提供给用户足够的IO管脚和良好的功耗特性。在此基础上根据封装的物理尺寸定义裸片连接点的最大尺寸装入尽可能多的逻辑结构和存储器块从而保证每种封装都装入最多的逻辑资源。Cyclone架构如图所示垂直结构的逻辑单元(LE)、嵌入式存储块和锁相环(PLL)周围环绕着IO单元(IOE)高效的内部连续和低延时的时钟网络保证了每个结构单元之间时钟和数据信号的连通性。器件周围分区工作的IO单元被划分为不同的IO块。这些IO块支持一系列单端和差分IO电平标准包括SSTL、SSTL以及最高Mbps的LVDS接口标准。每个IO单元包含有个寄存器以实现双倍数据速率(DDR)的应用另外还包含其他的IO特性相关电路如总线驱动能力可编程、总线保持以及电平摆率可编程等。图EPC器件平面图IO块配备了专门的外部存储器接口电路。该接口电路大大简化了与外部存储器(包括DDRSDRAM和FCRAM器件)的数据交换过程可以达到Mbps(MHz时钟频率)的最大数据交换速率。Cyclone器件支持BMHzPCI接口。每个IO单元提供从管脚到FPGA内核的多条路径以便器件满足相关的建立和保持时间。Cyclone器件的容量最小为个逻辑单元及B存储器最大为个逻辑单元和B存储器。所有Cyclone器件由最多个全局时钟线组成的全局时钟网络驱动。从器件的任何位置都可以访问这些时钟线它们的驱动源可以是输入引脚、锁相环的输出时钟、DDRPCI接口的输入信号以及内部逻辑生成的输出信号如图所示。图Cyclone器件时钟网络嵌入式存储资源Cyclone器件为在FPGA上实现低成本的数字信号处理(DSP)系统提供了一个理想的平台。它为设计工程师提供了灵活的硬件解决方案能够实现设计中所需的多个乘法器。Cyclone器件中的MK块可用来实现软乘法器以满足图像处理、音频处理和消费类电子系统的需要。软乘法器可以根据所需数据位宽、系数位宽来定制并且根据需要选择精度。利用MK块可采用并行乘法方式或分布式运算方式来实现不同数据宽度的软乘法器。这两种不同的实现方法提供了等待时间、存储器利用率和乘法器尺寸上的灵活性。图显示了使用CycloneFPGA的MK块并采用分布式运算方式实现的有限脉冲响应(FIR)滤波器。表汇总了在Cyclone器件的MK块中可以实现的乘法器的数量。图用MK块采用分布式算法实现FIR滤波器表在MK块中实现×位乘法器器件MK块的数量用MK块可实现的乘法器的数量EPCEPCEPCEPCEPC专用外部存储接口电路DDRSDRAM拥有与SDR相同的结构但是在时钟的上升沿和下降沿都传输数据从而使数据交换的带宽加倍。FCRAM则是一种延迟时间较低、基于SRAM功能架构的存储器件。在大容量、低功耗的应用环境下FCRAM提供了更好的性能。与SDRAM类似FCRAM支持在时钟的上下两个沿进行数据交换适用于流水线存储和预置数所操作与SDRAM架构的存储器相比所需的访问时钟周期大大减少。Cyclone器件通过片内内嵌的专用接口电路实现与双数据速率(DDR)SDRAM和FCRAM以及单数据速率(SDR)SDRAM器件进行快速可靠的数据交换最高速率可达到Mbps。如果再结合针对Cyclone器件优化的即取即用的IP(IntellectualProperty)控制器核工程师可以在几分钟之内将一个SDRAM和FCRAM的功能合并到一个系统之中。如图所示所有Cyclone器件使用优化的IO引脚实现与DDRSDRAM、FCRAM器件的接口连接。每一个IO区包含两套接口信号引脚每套引脚含个数据采样信号(DQS)引脚和个关联数据(DQ)引脚。这些引脚采用SSTLClassII电平标准来实现和外部存储器件的高速数据传输。每个器件最多可支持个DQ引脚和对应个DQS引脚支持一个位宽的具有纠错能力的双列存储器模块(DIMM)。图显示了从外部存储器读取一个单一比特数据的读操作。DQS信号位于输入的DQ信号的中央用来驱动器件内的全局时钟网络。DQ信号在时钟的上、下沿被FGPA的寄存器采样并使用第二组上升沿采样的内部寄存器使之与系统时钟同步。图DQS和DQ信号引脚图外部存储器读操作图显示了往外部存储器写入一个比特数据的写操作。输出给外部存储器件的DQS信号与输出的数据信号有°的相移输出使能逻辑用来满足前后缓冲的时序要求。图外部存储器件写操作通过一套寄存器和输出多路复用器数据A和数据B在时钟的上、下两个沿合成DQ信号输出给外部存储器件该时钟和内部系统时钟同步。支持的接口及协议Cyclone器件支持多种串行总线和网络接口还支持广泛的通信协议如以太网协议。这些接口和协议被广泛应用于消费品、工业和通信产品中。Altera也为这方面的应用提供了一系列的专门针对CycloneFPGA结构优化的IP核。PCI:PCI是一个标准的总线型接口通常用于集成组件、外设插板还用于处理器和存储系统之间的内部连接。Cyclone器件兼容VPCI局部总线规范版本支持高达MHz的位PCI总线。Cyclone器件中的IO单元经过专门设计可以匹配严格的PCI标准所要求的建立和保持时间。为了提供最大的灵活性每个输入信号都可以通过两个独立的延时路径输入到不同的芯片区域如图所示。图Cyclone器件的IO单元SDRAM及FCRAM接口Cyclone器件可以通过内建的专用接口号单数据速率和双数据速率SDRAM连接。及千兆以太网:以太网是局域网(LAN)中使用最广泛的访问方式其定义的标准是IEEE标准。用Cyclone器件实现的以太网媒体存取控制器与物理层器件的接口速率可以达到Mbps、Mbps或Gbps的最大带宽。如果结合针对Cyclone器件优化的IP核用户可以很容易地在Cyclone芯片中实现以太网的MAC功能。串行总线接口:Cyclone器件支持一系列的串行总线接口如串行外设接口(SPI)、IC、IEEE标准和通用串行总线(USB)如表所示表中的最大带宽大于等于数据速率。表Cyclone器件支持的串行总线接口协议SPIICIEEEUSB最大带宽(Mbps)通过在Cyclone器件中实现SPI和IC标准可以在集成电路、处理器和外设之间提供一个低速的通信链路。IEEE和USB也可以在处理器、计算机和其他器件之间建立一条链接。Cyclone器件可以用来实现与PHY器件的总线控制和接口功能。通信协议Cyclone器件支持一系列的通信协议包括E、E、T、T和SONETSDH(见表)等。E和E是欧洲数字传输标准T和T是相应的北美数字传输标准SONETSDH是光纤上的数字传输标准。Cyclone器件还可以实现POSPHY和UTOPIA通信接口协议如表所示。表Cyclone器件支持的通信协议协议EETTSTMSTMSTMSTM最大带宽Mbps表Cyclone器件支持的通信接口协议协议POSPHYLebePOSPHYLebeUTOPLALebeUTOPLALebe最大带宽Mbps总线宽度POSPHY和UTOPIA协议分别为SONETSDH和异步传输模式(ATM)提供物理层和链路层的接口可以在Cyclone器件中实现。这些通信接口协议一般用于中低端通信设备中Cyclone器件可以满足这些应用在性能上、逻辑密度上和系统特性上的需求。锁相环的实现Cyclone器件内置最多个增强型锁相环可给用户提供高性能的时钟管理能力如频率合成、可编程移相、片外时钟输出、可编程占空比、失锁检测以及高速差分时钟信号的输入和输出等。图所示为Cyclone器件内锁相环的原理框图。Cyclone的锁相环电路具有时钟合成功能内部实际运行的时钟可以不同于输入的时钟频率。每个锁相环可以提供个不同频率的输出。锁相环提供两个比例因子分别为m和n的除法计数器其中的mn和后比例计数器(gg和e)可以设置成从~之间的任意整数。Cyclone的锁相环还可以实现对一个应用进行时分复用的功能这样对于某些特定的电路就可以在一个时钟周期内运行多次。通过时分复用可以用较少的逻辑资源来实现所需要的功能因此可以利用这种共享资源的方法来增加芯片内的可用资源。图Cyclone器件锁相环原理框图Cyclone中的每个锁相环还可以有一个差分的或单端的片外时钟输出。每个锁相环有一对片外时钟输出管脚该输出管脚可以支持表所示的多种IO标准。外部时钟输出可以用做系统时钟或用来同步整个板上的不同器件其时钟反馈特性可以用来补偿内部的延时或使输出的时钟与输入时钟相位对齐。表Cyclone器件锁相环特性特性锁相环支持时钟倍频及分频m、n除法计数器和后比例计数器相移分辨率最高到ps递增可编程占空比内部时钟输出数目片外时钟输出数目最多对差分或一个单端信号输入、输出时钟可支持IO标准LVTTLLVCMOSVVPCISSTLClassIIISSTLClassIIILVDS表中m、n除法计数器和后比例计数器的范围从~最小的项移为vc周期除以如果以度为单位增加Cyclone器件的输出至少可以以°递增更小的增加度数有可能受到频率和分频系数的限制。Cyclone的锁相环具有可编程移相的能力。用户可以在一个时间单元内对时钟进行移相最高分辨率达到ps。可编程移相特性一般用于匹配那些关键时序路径上时钟沿的约束如建立时间和保持时间的约束。CyclonePLL的相位锁定信号用来指示输出时钟相对于参考时钟相已经完全稳定地锁定。它一般用于系统控制和同步整个板子上的其他不同器件。Cyclone的锁相环具有可编程占空比的能力。可编程占空比使得锁相环可以产生不同占空比的输出时钟。IO特性Cyclone器件可以支持差分的IO标准如LVDS和去抖动差分信号(RSDS)当然也支持单端的IO标准如LVTTL、LVCMOS、SSTL和PCI。Cyclone器件可以支持最多个通道的LVDS和RSDSaCyclone器件内的LVDS媛冲器可以支持最高达Mbps的数据传输速度。与单端的IO标准相比这些内置于Cyclone器件内部的LVDS缓冲器保持了信号的完整性并具有更低的电磁干扰(EMI)和更低的电源功耗。图所示为Cyclone器件内部的LVDS接口。表列出了Cyclone器件内部LVDS和RSDS数据通道的数目及数据传输速度。图Cyclone器件内部的LVDS通道表每个Cyclone器件内部LVDS通道和RSDS通道的数目及其性能器件封装LVDS通道RSDS通道通道数数据传输速率Mbps通道数数据传输速率MbpsEPC脚TQFPEPC脚FineLineBGA脚FineLineBGAEPC脚TQFP脚TQFPEPC脚TQFP脚FineLineBGAEPC脚FineLineBGA脚FineLineBGACyclone器件提供常用的单端IO标准的支持如LVTTL、LVCMOS、SSTL、SSTL和PCI用于与板上其他器件的接口。单端IO可以提供比差分IO更强的电流驱动能力主要应用在与高性能存储器的接口中如双数据速率(DDR)的SDRAM和FCRAM器件。表列出了Cyclone器件可以支持的单端IO信号标准。表Cyclone器件支持的单端IO信号标准IO标准传输频率MHz典型应用VLVTTL一般用途VLVCMOS一般用途SSTLClassIISDRSDRAMSSTLClassIIDDRSDRAM及PCRAMVPCIPC及嵌入式应用NiosII嵌入式处理器Cyclone器件可以实现NiosII嵌入式处理器而且只占用不到个逻辑单元(LE)因此在含多达个LE的最大Cyclone器件中可以将多个NiosII处理器集成到一个Cyclone器件中。NiosII系列嵌入式处理器以第一代Nios处理器为基础提供三种内核来满足嵌入式处理器的应用。设计者可以从高性能内核(超过DMIPS)、低成本内核(代于美分的逻辑资源消耗)和性价比平衡的标准内核中进行选择。开发人员通过向NiosII处理器指令集中增加定制指令可以加速软件算法。定制指令可以在一个时钟周期的时间内完成复杂的处理任务为系统优化提供了一种高性价比的解决方案。用户添加的定制指令可以该问存储器和NiosII系统外部的逻辑提供了高效、灵活的访问数据和逻辑资源的能力。定制指令允许设计者灵活、轻便地设计高端软件同时保留了并行硬件操作在可编程逻辑器件(PLD)中的性能优势。配置方案串行配置器件系列包括EPCS和EPCS两个产品分别提供MB和MB的存储容量。该配置器件在保证低成本的同时还具备在系统编程(ISP)能力和多次编程能力且具有包括ISP和Flash存储器访问接口等特性引脚小外形封装增加了在低价格、小面积应用领域的使用机会。串行配置器件最高达MB的存储容量使得它为StratixII系列器件提供了一种价格敏感、小型化的配置方案。第三章QuartusII软件应用Altera公司的QuartusII设计软件提供了完整的多平台设计环境能够直接满足特定设计需要为可编程芯片系统(SOPC)提供全面的设计环境。QuartusII软件含有FPGA和CPLD设计所有阶段的解决方案如图所示。图QuartusII设计流程QuartusII设计工具支持基于VHDL、VerilogHDL的设计其内部嵌有VHDL、VerilogHDL逻辑综合器。QuartusII可以利用第三方的综合工具如Synplify进行逻辑综合也可以利用第三方的仿真工具如Modelsim进行仿真。此外QuartusII与MATLAB和DSPBuilder结合可以进行基于FPGA的DSP系统开发。使用QuartusII内嵌的SOPCBuilder配合NiosIIIDE集成开发环境可以开发NiosII嵌入式软核处理器。图形用户界面设计流程QuartusII软件为设计流程的每个阶段提供QuartusII图形用户界面及命令行界面可以在整个流程中只使用这些界面中的一个也可以在设计流程的不同阶段使用不同的界面。图所示为QuartusII图形用户界面的功能。以下步骤描述了使用QuartusII图形用户界面的基本设计流程。()使用NewProjectWizard(“File”菜单)建立新工程并指定目标器件或器件系列。()使用TextEditor建立VerilogHDL、VHDL或Altera硬件描述语言(AHDL)设计。根据需要使用BlockEditor建立表示其他设计文件的符号框图也可以建立原理图。还可以使用MegaWizarPlugInManager(Tools菜单)生成宏功能模块和IP功能的自定义变量在设计中将它们例化。图QuartusII图形用户界面功能()可选项:使用AssignmentEditor、PinPlanner、Settings对话框(Assignment菜单)、FloorplanEditor、DesignPartitions窗口、LogicLock功能指定初始设计约束。()可选项:进行EarlyTimingEstimate在完成Fitter之前生成时序结果的早期估算。()可选项:使用SOPCBuilder或DSPBuilder建立系统级设计。()可选项:使用SoftwareBuilder为Excalibur器件处理器或Nios嵌入式处理器建立软件和编程文件。()使用AnalysisSynthesis对设计进行综合。()可选项:如果设计含有分区而没有进行完整编译则需要采用PartitionMerge合并分区。()可选项:通过使用Simulator和GenerateFunctionalSimulationNetlist命令在设计中执行功能仿真。()使用Fitter对设计进行布局布线。()可选项:使用PowerPlayPowerAnalyzer进行功耗估算和分析。()可选项:使用TimingAnalyzer对设计进行时序分析。()可选项:使用Simulator对设计进行时序仿真。()可选项:使用物理综合、TimingClosure平面布局图、LogicLock功能、Settings对话框和AssignmentEditor改进时序达到时序逼近。()使用Assembler为设计建立编程文件。()使用编程文件、Programmer和Altera硬件对器件进行编程或将编程文件转换为其他文件格式以供嵌入式处理器等其他系统使用。()可选项:使用SignalTapIILogicAnalyzer、SignalProbe功能或ChipEditor对设计进行调试。()可选项:使用ChipEditor、ResourcePropertyEditor和ChangeManager管理工程更改。命令行设计流程QuartusII软件提供全面的命令行界面解决方案。软件包括用于设计流程每个阶段不同的可执行文件。每个可执行文件只在开始运行时才占用内存。这些可执行文件能够与标准命令行命令和脚本、Tcl脚本以及Makefile脚本一起使用。相关命令行可执行文件的列表如表所示。使用命令行流程可以降低内存要求并可使用脚本或标准的命令行选项和命令(包括Tcl命令)控制QuartusII软件建立Makefile如图所示。表命令行可执行文件可执行文件应用场合功能quartusmapAnalysisSynthesis建立工程然后建立工程数据库、综合设计并对工程设计文件进行技术映射quartusfitFitter对设计进行布局布线。在运行Fitter之前必须成功运行AnalysisSynthesisquartusdrcDesignAssistant根据一组设计规则检查设计的可靠性。在为HardCopy器件件换设计之前DesignAss

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