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变电站自动化系统及其通信体系的研究.pdf

变电站自动化系统及其通信体系的研究

livefall
2011-11-22 0人阅读 举报 0 0 暂无简介

简介:本文档为《变电站自动化系统及其通信体系的研究pdf》,可适用于IT/计算机领域

合肥工业大学硕士学位论文片上网络通信架构的测试方法研究姓名:齐芸申请学位级别:硕士专业:计算机应用技术指导教师:欧阳一鸣片上网络通信架构的测试方法研究摘要集成电路工艺的不断发展使单个芯片上集成的晶体管数目越来越多从而出现了片上系统。集成电路集成度的提高带来了很多优势如体积的减少、成本的降低等。但是随着电路规模越来越大片上集成的单元越来越多数据处理量也越来越大传统的基于总线的片上系统所固有的瓶颈将会越来越突出已不能满足系统设计的需要。二十世纪末一些学者提出了片上网络的概念其核心思想是将计算机网络技术移植到芯片设计中来从体系结构上彻底解决总线架构带来的问题。片上网络具有良好的空间可扩展性和很好的并行通讯能力。设计方法、制造方法和测试方法是集成电路发展不可分割的三个组成部分。但在集成电路发展的早期人们更多的注意力集中在设计和制造领域而且早期的集成电路逻辑设计与工艺技术相对简单因此测试方法学的研究曾一度处于一个不被重视的地位。随着集成电路设计方法与工艺技术的不断进步集成电路的测试问题己经成为提高产品可靠性的一个不可忽视的因素。片上网络的测试主要包括两个方面:通信架构的测试和IP核的测试。本论文主要是针对片上网络通信架构的测试进行研究的主要工作如下:、概述了片上系统的发展、片上网络产生的技术背景和研究动态并简要介绍了片上网络测试的相关知识及一些现有的测试问题的解决方法。、提出了一种片上网络互联(通信架构)的划分测试方法。划分测试是在伪穷举测试的基础上提出的它将片上的资源按一定的方法划分为若干个分区然后采用伪穷举测试的方法分别对每个分区进行测试。实验证明随着芯片规模的增大划分测试比伪穷举测试减少了测试时间和测试包数降低了测试功耗缩小了片上报错的范围同时也在一定程度上缓解了拥塞和热点等问题的产生。另外还提出了一种错误定位的方法可以将出错的路由器或通道定位到出错分区的具体位置。、在总结片上网络多播测试方法的基础上针对多播测试方法的缺陷提出了两种改进的片上网络路由器的测试方法。在两种改进的方法中所有的测试数据包都是连续进行转发的而不是等待某个路由器接收完所有测试数据包并在测试完毕后再进行转发的。实验证明随着芯片规模的增大这两种改进的方法较多播测试方法减少了测试时间和测试包数。且芯片规模越大这种优势越明显。在两种改进的方案中方案二比方案一在测试时间上要更优一点。关键词:片上系统片上网络测试测试时间测试包数测试功耗TheResearchonNoCCommunicationArchitectureTestMethodsABSTRACTWiththerapiddevelopmentofICprocessmoreandmoretransistorsareintegratedinasinglechipwhichappearedinsystemonachip.IncreaseinICintegrationhasbroughtmanyadvantagessuchasvolumereductioncostreductionandSOon.Howeverasthecircuitscaleisgrowingmoreandmoreprocessorunitsareintegratedinasinglechipandthedataprocessingcapacityofachipisalsogrowingtheinherentbottlenecksofthetraditionalon.chipsystemthatbasedonbusarchitecturewillbecomeincreasinglyprominentandcannotmeettherequirementsofsystemdesigns.Bytheendofthetwelfthcenturysomescholarshaveporwardtheconceptofonchipnetworkthecoreideaisthecomputernetworktechnologytomigratetochipdesignthatcansolvetheproblemsposedbythebusarchitecturefromarchitecture.Onchipnetworkhasgoodspatialscalabilityandgoodparallelcommunicationscapabilities.DesignmethodsmanufacturingmethodsandtestingmethodsarethethreecomponentsofICdevelopment.HoweverintheearlydaysofICdevelopmentitismoreattentionfocusedonthedesignandmanufacturingandthelogicoftheearlyICdesignandprocesstechnologyisrelativelysimpletestingmethodologystudyonceinapositionofnotbeingtakenseriously.WiththerapiddevelopmentoftheICdesignmethodsandtechnologytestingproblemhasbecomeafactorthatcannotbeignoredtoimprovethereliabilityofaproduct.Thetestofonchipnetworkaremainlytwoaspects:thetestofcommunicationarchitectureandthetestofIPcore.Thispaperismainlytargetedonthestudingofthecommunicationsarchitecturetestingthemaintasksareasfollows:.ThearticleoutlinesthedevelopmentofsystemonchipthegeneratedtechnicalbackgroundofNoCandtheresearchdevelopmentsandbrieflydescribesthetestrelatedknowledgeofonchipnetworkandsomeoftheexistingsolutiontothetestproblems..Inthispaper,wepresentadivisiontestingofnetworkonchipinterconnects(thecommunicationsarchitecture).ThedivisiontestingiSonthebasisofpseudoexhaustivetestingitdividetheresourcesintofourdistrictsaccordingtoacertainmethodandthenusemethodofpseudo.exhaustivetestingtotesteachⅡpartitionrespectively.Experimentsshowthatthismethodcanreducethetesttimethenumberofpackagesandthetestpowerandshrinkthescopeoferrorchipcomparewiththepseudo.exhaustivetestingasthechipsizeincreasing.Atthesametime.thismethodcanalsoeasesomeproblemstoacertainextentsuchasthecongestionandhotspots.Inadditionthepaperalsopresentamethodoflocatingerrorbasedondivisiontestingthismethodcanlocatthewrongroutersorchannelstothespecificlocationoferrorpartition..Inthispaperwealsopresenttwokindsofimprovedmethodstotestthearchitectureofnetworkonchipbaseontheconclusionofthemethodsofmulticast.ThestructuresofalltheroutersinnetworkonchipcanbeseenassimilarSOwecanusethesamevectorstotestthecommunicationarchitectureofnetworkonchip.Inthetwoimprovedmethodsallthetestdatapacketsaretransmittedcontinuously.ratherthanwaitingfortheroutertoreceiveallpacketsandcompletetestingwouldandthenbeforwardedto.Experimentshowsthatassizeofthechipincreasesingthesetwoimprovedmethodshavelesstesttimeandlessnumberofpacketsthanthemethodofmulticast.Andthelargerthatthesizeofchipincreasesthemoreobvioustheadvantages.Inthetwoimprovedmethodsthelatterisbetterthantheearlier.Keywords:SystemonChipNetworkon·ChiptestingtesttimetestpacketnumbertestpowerIII插图清单图.总线结构的片上系统⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯图.(a)一当前SoC设计(b)、(c)未来SoC设计⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯图.一个DMesh结构的NoC⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯..图.(a)二维环绕结构(b)超级立方体结构⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯..图.NoC的三层结构⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯图.芯片设计、制造及测试流程⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.图.测试的基本流程⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯..图内建自测试电路的一般结构⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.图路由器的概念模型⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯..图.FIFO的分布式BIST的测试架构⋯⋯⋯⋯⋯...⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.图.MDFF结构⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.图.外壳单元的分组⋯⋯⋯⋯⋯⋯⋯⋯“⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯..图.时钟加速电路⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.图.异步NoC路由器设计⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.图.测试调度问题描述⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.图.D.Mesh架构⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯图不同划分的测试时间⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯...|⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.图.不同规模Mesh结构的划分⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯图.阴影部分表示出错的分区⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.图测试时间的比较⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯。图测试数据包数的比较⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.图.测试功耗的比较⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯..图.多播测试⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯图.多播测试的测试时间⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.图.改进的方案一⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯图改进方案二⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.图.测试外壳的设计⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.l图.测试数据包的比较⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯。图.测试时间的比较⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯..VII表格清单表.伪穷举测试的测试代价⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯表B节点的错误定位举例⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯ⅥII独创性声明本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的研究成果。据我所知除了文中特别加以标志和致谢的地方外论文中不包含其他人已经发表或撰写过的研究成果也不包含为获得金g曼王些太堂或其他教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示谢意。学位论文作者签字:奇骇签字日期:动扣年朔夕。日学位论文版权使用授权书本学位论文作者完全了解金避王些态堂一有关保留、使用学位论文的规定有权保留并向国家有关部门或机构送交论文的复印件和磁盘允许论文被查阅或借阅。本人授权金墨工些友生可以将学位论文的全部或部分论文内容编入有关数据库进行检索可以采用影印、缩印或扫描等复制手段保存、汇编学位论文。(保密的学位论文在解密后适用本授权书)学位论文作者签名薪荔导师签名.签字日期跏如年朔扣日学位论文作者毕业后去向:工作单位:通讯地址:固签字日期:加侔乒月/妇电话:邮编:致谢在这里我首先要真诚感谢我的导师欧阳一鸣副教授!正是欧阳老师的悉心指导使我进入了片上网络这一具有挑战性的领域研究生期间取得的每一点进步都凝聚着欧阳老师的汗水和辛劳。在读研究生期间欧阳老师严谨细致、一丝不苟的作风一直是我学习的榜样他循循善诱的教导和不拘一格的思路给予我无尽的启迪他严谨的治学态度、开拓创新的思维方式以及启发性的建议更令我受益非浅。在生活上欧阳老师也给予了我们无微不至的关怀并热情地帮助解决我们在生活中遇到的各种困难。本论文从选题、研究和实验到初稿的审阅、修改和定稿欧阳老师都倾注了很多心血提出了很多有益的意见。在此我谨向欧阳老师致以崇高的敬意和由衷的感谢!同时我还要特别感谢梁华国教授以及系统结构实验室的所有成员!在我的学术研究过程中他们都给予了我许多宝贵的意见、建议和帮助开阔了我的思路丰富了我的知识使我在研究课题上受到了颇多启发。感谢曾经给予过我帮助的所有老师和同学们!感谢我的父母这么多年给予我的关爱、支持、鼓励和无私的付出你们是我一路走来的精神动力在以后的人生中我也会因此而加倍努力。在此祝愿你们永远健康快乐!感谢在百忙之中评阅本论文的专家和教授感谢你们对本论文提出的宝贵意见和建议。最后再次请所有关心、帮助我的老师和同学们接受我最诚挚的谢意!IV作者:齐芸年月第一章绪论.片上系统SoC的发展概述随着制造工艺的不断进步集成电路提供了越来越多的资源如何将这些资源转变为芯片的功能和性能一直是备受关注的问题。利用这些资源提高性能的途径主要有两个一一并行性和局部性。其中并行性是尽可能地将一个复杂的功能分解为多个子功能并且这些子功能是并行执行的。局部性则是将多个子功能集成到一块并使集成的子功能尽可能地多。局部性和并行性在资源的占有上显然是一种竞争关系。多个操作的并行执行有利于降低程序执行的周期但是并行性操作需要占用更多的资源。从上述两个方面来看要想提高性能最佳的方案是使用折中的方法即这种方法既具有一定的并行性同时也具有一定的局部性。到二十世纪末期持续进步的半导体技术带来了集成电路(IntergratedCircuitsIC)产业的飞速发展在单个芯片上集成的晶体管的数目也越来越多从而人们提出了片上系统(System.on.a.ChipSoC)的概念。片上系统又称为系统芯片它是一个包含硬件和软件的微电子小型计算机系统。其中硬件部分包括处理器、I/O端口、总线、静态存储器、动态存储器、闪速存储器、模/数转换器以及其他模拟和射频电路。软件部分主要包括操作系统和应用软件。同时片上系统也指在单一硅芯片上实现信号采集、转换、存储和处理等从而实现一个系统的功能f】【。首先片上系统具有很大的设计规模其元器件数多达百万甚至上亿个并且采用了具有复杂结构的知识产权(IntellectualPropertyIP)模块其次片上系统的时钟频率高达数百兆各个模块内部和模块间的时序关系也十分地错综复杂这给系统的设计带来了诸多不便第三片上系统采用的是深亚微米工艺总线延迟成为一个不可忽视的因素另外复杂的时序关系也增加了时序匹配的困难第四很多功能需要分别用硬件和软件实现因而决定了更高层次的系统设计最后硬件部分和软件部分的设计是并行的。任何一个功能模块在系统设计的初期是由硬件还是由软件实现并不是确定的而是在功能的定义完成后才进行软硬件划分这时还需要运用相关的软硬件划分工具对评估数据进行分析。随着集成电路的发展片上系统已经实现了在一块芯片集成整个数字计算机系统。片上系统的主要特征是总线结构如图.所示。具有总线结构的系统可以提供高性能的互连因而得到了广泛的应用。片上集成度的提高带来了诸如体积的减少、成本的降低等优势。另外今天集成电路应用领域越来越宽深入到社会的各个行业如交通运输、工业控制、航空航天和军事领域等因而人们对片上系统可靠性的要求也越来越高。图总线结构的片上系统片上系统采用了两种技术:IP核复用技术【】和IP核互连技术。其中IP核复用技术是指在设计时尽可能多地使用现有的电路模块以提高片上系统设计的效率即先根据功能选择IP核选择时尽可能多地使用现有的核然后再将选择的IP核集成到一个芯片上在这个过程中实现了对现有IP核的复用。IP核互连技术指多个IP核进行数据交换的技术即一个系统中的IP核之间以怎样的方式进行数据交换如片上总线技术就是基于IP核互联发展起来的。目前系统芯片的设计主要有结合自顶向下与自底向上的和基于设计平台的两种发展趋势。其中结合自顶向下与自底向上的设计方式在高性能、低功耗方面较具优势但其缺点是设计时间较长、成本较高。而基于设计平台的设计方式则能最大限度地利用IP核的特点设计时间较短且风险也相对较低。如图.【J所示在单一芯片上集成的电路单元越来越多系统的数据处理量自然也相应地越来越大这样总线结构的芯片所固有的缺陷也将会越来越突出。同时要想在这种芯片上集成百上千的功能模块将很难实现传统的总线结构的片上系统对资源的利用率比较低且并行处理能力较差。特别当集成电路步入纳米时代后由于噪声源、功耗以及多种物理参数的不可预知性等因素传统总线结构的片上系统遇到了无法逾越的瓶颈【】具体表现在以下三个方面:l、总线结构的地址空间有限从而导致其扩展性较差。随着集成电路的发展其规模越来越大在单个芯片上集成的单元越来越多。对于总线结构的片上系统虽然它可以同时连接多个通讯端但其地址资源终归是有限的因而与之连接的端点数也是有限的。因此随着片上系统规模的增大总线结构可扩展性差的问题也就越来越突出。、总线结构采用分时通讯从而导致其通讯效率较低。虽然总线结构采用了时间分片和中断技术由多个用户共享总线资源但是某一时刻在一条总线上进行通信的用户数不能超过一对。因而从时间来讲基于总线结构的多任务的并行执行本质上串行的。当多个用户同时请求总线服务时就会产生竞争、冲突和等待并由此产生诸多问题从而造成系统的通讯效比较低。i酝阿『目匮匿禹圈匮国夏习圈旦L生L』JL生■玉剖■型三爿引丽f孵『田两里雪璺里罾答雪璺旦L生L刖旦r弋■型恻恻州三jN㈧ij『ir『回乒rL√图露嘲厘咧巨罩囤L上L旦L型L且型璺剖晕型些型型PEI阼陋EiE里堕笪堕型笪型型LRRL¨RIL.【‘!!二I二匕小“墨¨■(a)b|。cksfb)blocks垦fc)blocks图I(a)一当前SoC设计(b)、(c)未来SoC设计、总线结构采用全局同步而引起的功耗和面积问题。传统的总线结构要求采用全局同步的通信方式而集成电路的特征尺寸越来越小相应地其工作频率越来越高。在总线结构的片上系统中.当工作频率达到GHz以上时其互连线的延时将会变得相当大甚至会造成全局时钟树无法进行设计另外也报难精确地控制时钟错位的问题。.片上网络NoC概述l片上网络提出的背景随着集成电路CMOS技术在纳米域的渗入由于深亚微米问题的存在使得用现存的设计方法和CAD工具来建立片上系统变得不切实际。总体连接中长导线的使用将引起无法预料的延迟、误差和功耗等问题。由于传统SoC通信体系结构采用的基于总线共享的互连机制因此将会遇到无法逾越的设计瓶颈。纳米工艺下的片上系统可以容纳成百上千的IP功能核如何保证这些IP核的通信效率是一个急待解决的问题。年月Intel宣布完成了nm技术的研发.并将于年第四季度投产。届时单个芯片上集成的电路单元数会更多数据通信量会更庞大。据预测到年左右半导体器件的特征尺寸将会达到nm工艺而时钟频率也将会达到GHz以上集成电路的电路规模将超过亿晶体【J。另外ITRS还预测在未来十年中全球将设计出集成十亿晶体管的庞大芯片。未来微电子发展的瓶颈已不再是工艺而是设计也就是说未来的竞争主要是设计的竞争【】【引而不是工艺的竞争。上述的预测都指向了同一个需要一一一个真正的可扩展的能以一个有效方式进行信息交换的通信架构。在传统的总线结构中采用的是全局同步的机制但是集成电路的工艺特征尺寸将会越来越小工作频率也会越来越高。如前所述当工作频率达到GHz以后互连线的延时将会变得相当大甚至会造成全局时钟树无法进行设计时钟树消耗资源的比例将会达到无法接受的程度。届时全芯片采用单一系统时钟同步的工作机制将变得极其困难【J。当传统总线结构被用于片上通信时其极差的扩展性问题使得它们很难被应用于未来的系统通信中。因此迫切需要提出一种新的互联机制来取代传统的总线机制。欧洲的一些学者于年提出了片上网络(Network.on.ChipNoC)的概念其核心思想是将计算机网络技术移植到芯片设计中来从体系结构上彻底解决总线架构带来的问题。NoC是指在单芯片上集成大量的计算资源以及连接这些资源的片上通信网络它包括计算子系统和通信子系统。NoC采用网络的通讯架构从理论上讲NoC可集成的节点数目是不受限制的因而能很好地解决总线架构因地址空间不足而引起的可扩展性差的问题。NoC提供了很好的并行通讯能力。网络架构是基于路由技术的它可以从根本上解决总线架构因时间串行的本质而引起的通讯效率低的问题。因为NoC中各节点之间的通讯不再局限于某一条具体路径上而是有多条路径所以基于NoC的多任务、多进程的通讯操作可以在时间轴上并行进行。这样NoC实现了各节点的并行计算和节点间的并行通讯因而实现了真正意义上的并行操作。与传统总线结构不同NoC采用分组交换的通讯技术和全局异步局部同步(GloballyAsynchronousLocallySynchronousGALS)的通讯机制。全局异步局部同步是指每一个资源节点都工作在自己的时钟域内而不同的资源节点之间则通过通讯节点(如路由器等)进行异步通讯。这种通信机制能彻底解决总线结构中因单一时钟同步而带来庞大时钟树的功耗和面积问题为片上网络中通讯架构的重用提供了可能。另外NoC还提供结构化的网络连线为系统提供更高的带宽。因而NoC架构具备并行计算和实时处理多任务的能力是一种新的很好的取代传统总线的片上互联架构。..片上网络的拓扑结构NoC系统是由资源节点(ResourceNode)、通讯节点(CommunicationNode)、Nii苣(Channel)N资源网络端口(RourceNetworkInterfaceRNI)组成‘如图.所示。资源节点又称为计算节点是用来完成广义的计算任务的部件它既可口资源节点豳RNIO通讯节点图D.Mesh结构的NoC以是传统总线结构的SoC也可以是功能单一的IP核。而IP核又可以分为三种:软核(SoftIP)、固核(FirmIP)和硬核(HardIP)。软核是用可综合硬件描述语言(HardwareDescriptionLanguageHDL)描述的电路功能块。硬核是经布局布线并针对某一特定工艺库优化的版图常以GDSII.Stream文件的形式存在。固核是己经基于工艺库进行了综合通常以网表的形式提交给客户使用。固核比硬核更具灵活性和可移植性比软核在性能和面积上更具可预知性因此就相当于是软核和硬核的折中【ll儿J。通讯节点即执行通讯任务的节点又称为交换开关(Switch/Router)它包括仲裁器、纵横交换电路、输入缓冲器等。传统的路由器主要由通道控制器、先进先出队列(FirstInFirstOutFIFO)、交叉开关和路由仲裁器等组成。资源节点和通讯节点、通讯节点和通讯节点间的连线称为通道包括外部通道和内部通道。其中外部通道是指通讯节点和通讯节点间的连线而内部通道是指通讯节点和资源节点间的连线。资源网络端口指资源节点和通讯节点之间的端口。资源节点要想与其它资源节点进行通讯就必须通过配置好的资源网络端口连接到网络上。资源网络端口是芯片上计算资源与互联网络之间的端口在计算资源一端实现了资源端口的功能在网络一端实现了网络端口的功能。它有两个作用:一是使计算资源的通讯服务任务最小二是将计算资源与互联网络部分进行分离这样计算资源对网络就变得相对透明从而使异构资源实现互连。这样做的另一个好处是它能提高设计的重用性。资源网络端口通常使用分层的设计方法来实现计算资源在分离的高层较易于实现重用而网络资源在分离的低层更易重用这样可以大大提高实际的设计效率。在设计资源网络端口时主要要考虑地址信号、数据的打包和解包、编码、同步等闯题。在设计中选择合适的NoC拓扑结构是非常重要的问题而目前大部分NoC的研究和设计借鉴了传统并行计算机体系结构中的静态网络结构通常包含规则和不规则两种拓扑结构。其中规则拓扑结构有D.mesh结构、D.mesh结构、Torus结构、扁平树结构、环形结构等。当前的研究大部分是针对D.mesh或者其变形的Torus结构。不规则拓扑结构通常是由规则拓扑结构组合形成的。不同的拓扑结构有不同的网络延迟、吞吐量、面积:容错、功耗等它对片上系统的设计策略以及IP核到网络节点的映射起着十分重要的作用。衡量拓扑结构的标准除了要考虑互联网络中的节点数、网络直径、边数、网络维度、平均距离和对分宽度之外还要考虑通信模式的嵌入属性如吞吐量、传输延迟、功耗和芯片面积等。下面给出三种常见的拓扑结构的介绍:·DMesh结构【】D.Mesh结构即二维网格结构在这种结构中每个资源节点和一个通信节点相连除边界节点外每个通信节点又与四个相邻的通信节点以及一个本地资源节点相连其中通信节点具有路由功能其结构图如前面图.所示。二维网格拓扑结构具有结构简单、规则和扩展性好等优点但这种拓扑结构在带宽和延时等性能上不能达到最优。D.Mesh拓扑结构之所以成为主流的NoC拓扑结构其原因有三点:实现方便、路由简单和网络的可测量性。二维网格采用的XY路由策略十分简单也易于实现。另外二维网格采用IC平面制造工艺可以很方便地实现其物理架构并且这种架构具有良好的可扩展性。但是随着NoC中IP核数量的增多二维网格结构的网络直径将会随之增大这样会给系统带来较大的通信延迟。所以二维网格结构适合于网络规模不大的片上网络。·D.Torus结构【】D.Torus结构即二维环绕拓扑结构如图(a)所示与具有规则结构的DMesh结构相比它是将处于边界的通信节点之间也进行互连使所有的通信节点成为一个环路。这样做显然是增加了通信的路径有利于降低网络出现拥塞的概率。但在这种结构中环路和环路之间有交叉这样在物理实现时就需要使用更多的版图布线资源从而增加了硬件开销。然而二维环绕结构具有多元化的路径和很好的负载平衡性。另外这种拓扑结构的所有通道都是双向的这更有利于引脚和线路的利用。·Hypercube结构【】Hypercube结构也叫超立方体结构如图.(b)所示是一个维的超立方体结构。超立方体结构在互连网络的拓扑结构研究的初期就出现了。严格正交的拓扑结构一般用k元n立方表示其中n表示立方体的维数k表示基数或者说是沿每个方向的节点数。超立方体结构是n维网格与k元n立方的特例。该结构已呤令’入婶V◇々々婶呤々~呻丫侈每人旬Ⅳ图(a)二维环绕结构(b)超级立方体结构经在很多方面得到了应用特别是在早期的并行机中如CosmiccubeNcubel//。Hypercube结构具有网络直径较小和路由算法简单的优点。另外Hypercube结构还支持很多的置换拓展结构如带环网格、树和其它不同网络结构都可以嵌入到Hypercube结构中。..片上网络的分层片上系统中的每个资源都有一个唯一的地址并且要通过一个交换器连接到网络上。NoC中的路由器则通过RNI和交换器通信。计算机资源之间的通信通过消息传递。NoC的设计模式是以通信为中心的这样任何资源只要配置一个能与芯片上的槽相兼容的端口就可以连入网络中。如图所示在片上网络中一般分为三层LlJ:Transaction层Transport层和Physical层。·Transaction层定义了可以互联的IP核之间的通信原语。片上网络上特殊的端口单元提供了IP核与互联网络间的通信服务即我们熟悉的资源网络端口。Transaction层定义了信息是如何在资源网络端口与特定传输层之间进行交换的但它并不涉及实现的细节。资源网络端口相当于是片上网络与外部协议之间的一个媒介功能是在两种协议之间进行转换跟踪双方的通信状态。为了保持与传统的总线结构相兼容片上网络实现了传统的基于地址的调用/存储的通信方式。·Transport层即传输层它定义了适用于在片上网络互联中路由的数据包的相关规则。为了通信的准确性通常在数据包中包含头包的信息而头包通常是放在数据包的开始位置。数据包的格式在具体的应用中是非常灵活的也容易在Transaction层被改变且不会影响到传输层。例如数据包中可以包含字节、奇偶校验信息或依据实际的应用需求添加用户信息等而这些附加信息并不会影响数据包在传输层的传输也不会影响它在物理层的传输。图NoC的三层结构·Physical层即物理层它定义了数据包怎样在一个端口上被物理地传输很像以太网定义的lOMb/s和GB/s等。在协议分层上可以有多个物理层的端口并存且不会被上层所影响。这样片上网络中路由器之间连线的带宽、代价和数据完整性甚至片外的一些性能都可以得到优化而不会影响Transaction层和Transport层。.课题的背景和意义从集成电路产生以来设计方法、制造方法和测试方法一直是集成电路发展过程中三个重要的不可或缺的组成部分。然而人们在集成电路发展的初期更关注和看重的是设计和制造领域并且集成电路发展初期的逻辑设计与工艺技术都比较简单因此测试方法的研究在集成电路发展初期曾一度处于一个不被重视的位置。可测性设计更被认为是可有可无的需要不需要则完全由成本预算来决定的。但随着集成电路设计方法与制造工艺越来越进步集成电路的可测性问题已越来越受到人们的重视甚至已成为提高产品可靠性和成品率的一个不可忽视的因素。特别是近十年来测试方法学的研究已日益受到各界的重视测试问题在集成电路产品开发的整个流程中己经成为关键问题之一。随着集成电路系统复杂度的提高和规模的增大可测性设计在产品研发的整个过程中所占的比重越来越大。对一个不具有可测性的实际电路进行测试是很难的相应地要使电路的测试问题得到解决就只有提高电路的可测性设计。其实这些就要求在系统设计的早期就要充分考虑到测试的问题实现电路的可测性设计(DFTDesign.For.Test)以达到降低测试生成的复杂性、提高测试的故障覆盖率和降低测试成本的目的。随着芯片复杂性的不断提高超大规模集成电路(VLSIVery.LargeScaleIntegrated.Circuites)需要提供更为广泛的可测性的特点从而支持芯片级的测试、电路板的测试、片上系统的测试以及更大范围的系统的测试。另外日益激烈的市场竞争也要求集成电路的设计周期越来越短可测性设计能更系统化。这些要求使得集成电路内部必需包含测试逻辑以便对最复杂的自动测试设备进行访问特别是那些测试固定装置所接触不到的电路和节点。随着技术的发展片上网络的体系结构中会包含有更多的电路模块要保证它们之间可靠的通信就要选取多种适当的方法对芯片进行测试。对片上网络而言通常需要使用混合的测试方法包括片上系统、存储器和FPGA(Field.Programmable.Gate.Array)的测试方法。具体而言如根据片上网络通信结构的互连方式可以借鉴FPGA的测试方法对其进行测试而对其内部的核可采取内建自测试的方法进行测试。总之片上网络的测试包括通信架构的测试和资源核的测试两部分。而在测试中采用什么方法更有效、更能节约测试成本这显然已经成为一个十分重要并急待解决的问题。因此对片上网络测试问题展开研究是十分有必要的。.国内外研究现状对集成电路可测性技术的研究开始于二十世纪六十年代经过几十年的研究与实践进入八十年代后该技术才逐渐趋于完善和成熟。六十年代后期由于芯片集成度的限制可测性设计的引入往往带来较大的硬件开销这使得相关可测性设计的方案具有很大的局限性。早期的可测性设计是针对印刷电路板的测试如具有扩展访问功能的印刷电路板测试(EACTExtended.AccessCard.Testing)、芯片的现场测试(CIPTChip.in.Place.Test)以及多路选通逻辑和可测性控制功能等都是针对印制板的测试技术。此后IBMSYSTEM/系统级测试的文献首次提出针对电路内部逻辑测试的方案一一扫描测试方案且扫描移位测试法在NEC公司的NEACseries.Mode.计算机的测试中得到了成功的运用。为了在印制板和系统环境中实现单一芯片的测试人们在八十年代提出了芯片电路的现场测试(ECIPTElectronic.ChipInPlace.Test)方法和芯片分割(CPAChip.Partitioning.Aid)等技术这些技术实现的分割隔离都是在芯片的输入输出单元电路上进行的。为了满足某些应用领域对电子系统高可靠性和高可维护性的要求人们对除芯片级以外的更高层次电路的可测性问题也进行了深入的研究。八十年代末期边界扫描测试标准一一IEEE.的提出对可测性设计技术的发展产生了深远的影响。随着集成电路的发展人们提出了NoC的结构从而开启了集成电路技术发展的新阶段。集成电路技术的不断发展使得越来越多的研究机构意识到NoC的发展潜力先后投入到片上网络的相关研究中并推动着NoC的发展。这使得NoC成为了一个十分活跃的学术前沿领域。年和年是NoC概念构思的初期在这一时期相关的研究著述并不多。到年相关研究成果的稳步提高表明NoC步入了研究的初步阶段。随着技术的进步和各种因素的发展一些相关的NoC专项陆续启动年和年相关研究机构出版的两部NoC专著标志着成规模、成系统的研究成果的出现【l。而年至今涌现了大量有关NoC的研究论文。目前国际上有很多大学、研究所以及工业界相关的研发单位正在积极从事NoC的研究工作。目前国内外在做NoC测试的主要是德黑兰大学的MohammadHosseinabady和MahshidSedghi、不列颠哥伦比亚大学的ResSale、台湾国立大学的Shu.YenLin、南大河联邦大学的ErikaCota、辛辛那提大学的李明、中科院的李晓维和韩银河教授、香港中文大学的徐强教授、爱沙尼亚大学的JaanRaik等。目前对NoC测试的研究总体来讲还不是很充分有待进一步的研究和发展。我国集成电路产业的整体水平虽然落后于国外大约年的时间但片上系统技术的出现无疑是为我国提供了一个跟上国际发展水平的难得契机。近些年我国的集成电路产业得到了长足的发展。年上半年我国集成电路产量为.亿块同比下降了.%。全行业共实现销售收入.亿元同比下降了.%其中二季度产业实现销售收入.亿元增幅由一季度的..%收窄至..%这表明国内集成电路产业正在逐步走出低谷。年上半年我国进口集成电路金额为.亿美元同比下降了.%出口集成电路金额为.亿美元同比下降了.%。上半年全球半导体市场.亿美元同比下降.%。全球半导体市场的大幅萎缩对国内集成电路制造业造成较大的负面影响。上半年芯片制造业销售收入.亿元同比下降了.%封装测试业销售收入.亿元同比下降了.%。与制造业和封测业的大幅下滑不同上半年IC设计业实现销售收入“.亿元与去年同期相比增长.%这主要得益于内需市场对IC设计企业的拉动效应。年中国集成电路行业的转折年目前中国半导体元件产品的供应量仅能满足中国市场不到%的需求预计到年这种供需间的差距将达到亿美元。这种供需间的巨大差距给我国集成电路产品设计业带来了极大的挑战但同时更是带来了极大的机遇【。从年开始我国国内的一些研究单位就对NoC展开了研究包括合肥工业大学、中科院计算所、清华大学、国防科技大学和电子科技大学等。国家科研部门及时地设立了国家自然科学基金SoC重大专项和计划等重大项目使我国的SoC理论研究的水平基本与国际上同步。另外相关研究人员正在研发的第一个多核版本的Godson(龙芯)它具有四到八个核并在未来的几个月里即将完成流片。这项研究的意义十分重大它将开中国自行研发多核微处理器技术的先河。我国希望至U年基于GodsonCPU的运算速度能达到每秒钟完成千万亿次浮点运算。总之NoC是一个崭新的集成电路设计理论体系目前还处在初创阶段。随着国家对NoC相关技术的重视和大力支持中国集成电路技术的发展一定能够持续保持与国际前沿技术同步的局面。lO.论文的结构和安排本论文共分为五大部分。第一章概述了片上系统的发展、片上网络产生的技术背景和研究动态包括NoC的基本概念和常见的NoC拓扑结构等并说明了论文结构及内容安排第二章简要介绍了片上网络测试的相关知识和一些现有的测试问题及其解决方法包括IP核的测试和通信架构的测试第三章针对DMesh拓扑结构在伪穷举测试的基础上提出了一种片上网络互联的划分测试的方法并对该方法的优越性进行了实验验证第四章在研究和总结片上网络多播测试方法的基础上针对多播测试方法的缺陷提出了两种改进的片上网络路由器的测试方法第五章对本文进行了简要的总结并提出了今后要进一步完成的工作。.片上网络测试概述第二章片上网络的测试集成电路的设计技术、制造技术与测试技术并称为集成电路的三大关键技术。在集成电路的发展过程中由于其自身制造工艺水平的限制和外部工作条件的影响使得故障的产生往往是不可避免的。因此在生产过程中进行测试是十分必须的。如果设计一个集成电路产品并制造和测试这个产品而它没有通过测试那么可能的原因包括:测试本身有错、制造过程有问题、设计不正确或者是最初提出的规范有问题。测试就是要发现是否有问题。所以测试的正确性和有效性对于产品质量是非常重要的。如果测试过程是正确的而产品没有通过测试那么我们就有理由怀疑制造过程、设计或者规范。测试的作用不仅仅局限于判断被测器件是否合格它还可以提供关于制造过程的有用信息从而有助于提高成品率还可以提供有关设计方案薄弱环节的信息有助于检测出设计方面的问题。另外随着集成电路规模的增大和复杂度的提高测试所花费的代价也在大幅度的提高。在整个产品的生存期中测试成本在总成本中所占比例不断增长测试所花费的开销在集成电路系统的总开销中所占的比例越来越大。因此对NoC测试中的关键问题展开研究以期找到高效率、低成本的测试方案将变得十分重要。、集成电路测试流程源试贯穿于集成电路制造的整个过程中。为了确保芯片在设计和加工阶段的正确性集成电路在大规模生产前要进行样片的测试和详细分析。一般情况下芯片的设计、制造及测试流程如图.【zo】所示由图我们可以看到在每一道工序中都要进行测试可见测试的重要性。测试的一般过程是这样的:先建立描述电路正确或故障的模型然后设计出能检验电路正确或故障的测试向量再将设计好的数据加在被检验的电路上观察被检验电路的输出结果最后分析所观察的结果与正确的结果是否一致。如果一致则表明被测电路是正确的反之则表明被测电路是有故障的。在这个过程中被测试的电路称为被测电路(CUTCircuitUnderTest)对被测电路产生测试数据的方法和过程叫测试生成(TGTestGeneration)产生的测试数据叫测试向量(TPTestPattern)把测试向量施加到CUT的过程叫测试施加(TestApplication)测试施加后被测电路的输出叫测试响应(TestResponse)将测试响应与原始理想的测试响应相比较的过程叫测试分析(TestResponseAnalysis)。是芯片设计可测性设计原型品片加工圭≮萝!.\/原型封装I原型芯片测试是否大规模流片’●...........:E:....一晶片测试l至竺型苎图芯片设计、制造及测试流程、可测性设计方法在集成电路的设计、制造及封装的各个环节中均存在测试可以说是贯穿于集成电路生产和制造的整个系统中。因此好的测试方案不仅可以降低集成电路的测试成本还能有利于整个系统成本的降低。随着集成电路集成度的增大和复杂程度的提高测试问题变得越来越复杂。传统的测试方法已变得不再实用甚至还会出现电路设计容易但却无法对其进行测试的情况。针对这些问题最根本的解决方法是在系统设计时就充分考虑到测试问题即可测性设计技术。其核心思想是在设计一开始就考虑测试设计在设计阶段就解决棘手的测试问题。可测性设计于世纪年中期形成多年来可测性设计技术得到了不断的发展和广泛的应用已渐渐趋向成熟。到年代出现了扫描测试和内建自测试此时的可测性设计被认为是用来方便进行测试的一种设计技巧因而没有得到广泛的使用。真正使用可测性设计技术的也就几家公司如IBM在IBMSystem/中使用了移位寄存器来辅助测试。直到世纪年可测性设计技术才逐步在工业界推广开来出现了一些可测性设计工具如CirrusHiTestTestDesignExpert。进入世纪年代后期随着集成电路制造工艺的发展集成电路变得越来越复杂可测性设计技术也越来越受到设计人员的重视。可测性设计总体上可分为专项技术和系统化技术两种其中专项技术采用传统的方法对电路某些部分进行迭代设计以提高电路的可测性。例如时序电路测试前的初始化、设置观察点和控制点、电路的分块等。而系统化技术则是从一开始就建立测试结构每个子电路都具有嵌入式测试的特性主要包括扫描测试和内建自测试。要想提高可测性设计技术就必须在设计中根据各自的测试需求和设计约束等综合考虑采用多种可测性设计技术。.IP核的测试目前国际上针对NoC测试的主流的研究方向是基于NoC重用的测试方法口lj【。这种方法是先将测试向量进行打包然后以分组交换的方式在NoC中传输通过复用NoC中的路由器和通道等资源将测试数据包按照某种路由算法传输到待测电路中。测试完成后被测电路产生的测试响应也以同样的方式传输到外部设备中最后进行测试响应的捕获分析。这种方法的最大的优点是在不增加额外的硬件开销的前提下为测试数据提供多条并行的测试路径降低了整个系统的测试时间。NoC的测试分为两种:针对IP核的测试和针对NoC通讯架构本身(包括路由器和通道)的测试。针对IP核的测试包括三个组成部分:测试源(TestSource)

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