基于FPGA 的DSP 数据采集分析系统设计

基金颁发部门：江西省教育厅； 项目名称： 导引头多 DSP 通用开发系统的研制； 编号： GJJ08213； 基金申请人： 徐精华； 基于 FPGA 的 DSP 数据采集分析系统设计 徐精华，邹雄 （南昌航空大学 信息工程学院，江西 南昌 330063） 摘 要：针对一款军用 DSP 在其性能测试分析中的局限性，提出并实现了以 FPGA 为核心的硬件设计 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 ， 详细给出系统整体方案设计和具体的硬件选型及接口设计；介绍了以 Cyclone EP1C6 为主控制器在其外围 进行了存储器，USB2.0 电路的扩展，丰富了系统硬件接口资源；该数据采集分析系统具有高速性和实时性。 关键词：FPGA；DSP；USB2.0；数据采集 中图分类号：TP29 文献标识码：B 文章编号： Design of DSP data acquisition and analysis system based on FPGA XU Jing Hua,ZOU Xiong (Information Engineering College,Nanchang Hangkong University,Nanchang 330063,China) Abstract：For limitations in performance testing and analysis of a kind of DSP in military，the hardware design based on FPGA is proposed and implemented.It introduces the hardware design and the hardware type selection and the interface design based on the FPGA chip cyclone EP1C6 in detail.With the extension of the memory and USB2.0 circuits，the system has abundant interface resources.The data sampling and analysis system has the characteristics of high-speed and real-time. Key words：FPGA；DSP；USB2.0；data sampling 0 引言 DSP 高速处理数据的能力满足导弹研制的核心要求——高速实时性，在大多数弹载计算 机平台中，一般选用 DSP 作为核心处理器。对弹载计算机的维护保养集中于所在某型号导弹 弹载计算机平台中，其选用的一款 DSP 没有对外的通用测试接口，就连常用的 JTAG 测试接 口也没有。对于这款由 DSP 组成的弹载计算机平台，其后期维护测试只能借助于其预留的信 号拦截接口进行。鉴于 DSP 的高速特点，所有测试仪器都基于高速选型要求，FPGA 以其高 速逻辑处理能力，完全胜任对 DSP 工作信号的采集与处理，成为本项目的首选器件。 1 系统结构 数据采集分析系统由数据采集，数据存储，数据传输，数据分析等组成。如系统结构框 图1所示数据采集部分由FPGA独立完成。FPGA与 DSP无缝链接，信号不需要调理直接由FPGA 拦截，图中黑影部分即为被采集数据系统（DSP 最小板）。该 DSP 最小板基于 TMS320VC5502 芯片扩展而成，利用 TMS320VC5502 模拟军用 DSP 工作。数据存储由 SRAM 与 FPGA 负责，FPGA 拦截 DSP 数据的同时将拦截所得数据转写到 SRAM 缓存，该 SRAM 选用 ISSI 公司的 IS61LV51216，容量为 8Mb，可以升级到更大容量，鉴于选用的 SRAM 芯片具有高速特点，SRAM 与 FPGA 无需插入等待状态进行数据读写工作。数据传输选用 USB2.0 电路，USB 控制芯片选 用 Cypress 公司 CY7C68013A，该芯片经济实惠，性能出众，性价比很高。数据分析由 PC 机 负责，SRAM 中的数据经 FPGA 读取送往 USB，再由 USB 送往 PC 主机处理分析。 2 各模块设计 2.1 DSP 与 FPGA 在数据采集模块硬件设计中，采用 DSP 外部存储器接口——EMIF 与 FPGA 的 IO 口无缝 直接相连，EMIF 与 FPGA 连接结构框图如图 2 所示。系统中被测试部分 DSP 最小系统板所给 FLASH 为 32 位存储器，所以连接的数据线为 32 位，同时 BE 脚置低 图 1 数据采集分析系统结构框图 使能 32 位数据线，地址线只需引出 21 脚至 2 脚。在 EMIF 读写期间 CE 必须选通，AOE 引脚 只有在 DSP 向 FLASH 读数据时才能置底使能，AWE 在 EMIF 异步读数据期间置底使能，ARE 相反。ARDY 作为异步访问就绪引脚，最小系统板 FLASH 芯片需要延迟 DSP 中的 EMIF 异步访 问时，需将此脚拉低。对于 CLOCK 信号可选通。GPIO 的 8 个脚引出作扩展控制用途。 2.2 FPGA 与 SRAM 数据存储模块功能： FPGA 采集到的数 据先存储写到高速 SRAM 中然后再把存储到 SRAM 中的数据读取通过 FPGA 读取到 EZ-USB FX2 芯片端点的 FIFO 中供计算机读取，整个过程由 FPGA 全程控制。当 DSP 所在的被测试系统开 启工作时，FPGA 迅即拦截连接的各条线路数据，此时在 FPGA 内部建立高速通道使数据完好 图 2 DSP EMIF 接口与 FPGA 相连 注：（“/”反斜杠代表取低电平有效） 无差的直接无需插入等待状态写入 SRAM，直到 DSP 停止工作，FPGA 写 SRAM 停止。鉴于此 SRAM 芯片存储数据为 16 位，而 DSP 所在的被测试系统数据为 32 位，所以 FPGA 承担另一个 任务就是分拆数据写存入 SRAM。当 DSP 停止工作后，FPGA 判断 USB 所在芯片的 FIFO 标志位 为空即可读取 SRAM 中数据通过 FPGA 与 USB 模块组成的内部通道运往 USB 模块的 FIFO，以 供 PC 机通过 USB 的端口高速读取，全程数据位控制在 16 位。图 3 为 FPGA 往 SRAM 里写程序 的时序仿真波形图。 图 3 SRAM 写程序仿真波形图 2.3 FPGA 与 USB 数据传输模块由 FPGA 与 USB 共同完成。在 FPGA 往 SRAM 里面写程序完毕后即可开启数 据传输，FPGA 用于 SRAM 与 USB 之间的传输桥梁，作为高速通道。设计 USB 模块工作于从属 FIFO 模式，鉴于 USB 模块自带时钟，所以设计不需要 IFCLK 选通。FPGA 在判断 FLAGA，FLAGB， FLAGC 后确定 FIFO 当前的存储状态，当 FIFO 为空（/FLAGA=0）或者 FIFO 为半满（/FLAGB=0） 时，FPGA 就可以往 USB 的 FIFO 中存储数据，当 FIFO 为满（/FLAGC=0）时，则停止发送。 SLRD 与 SLWR 作为 FIFO 的读写信息选通，SLOE 用于使能数据总线 FD 的输出，FIFOADR[1:0] 置为 00 代表选通端点 2 进行数据读取，电路设计如图 4 所示，其中预留的 PA0-PA7 地址线 作为扩展为 GPIF 模式使用。整个模块通过 DPLUS 和 DMINUS 差分电路与 PC 机通信，USB 通 过这两条通信线路将 FPGA 所截获的数据完全呈现在 PC 机上，供 PC 机处理分析。 3 软件设计与实现 软件设计包括三个部分：USB 固件程序，USB 设备驱动程序，系统应用程序。软件实现 功能有数据拦截控制，数据存储，数据传输，数据分析。 图 4 USB 与 FPGA 相连 3.1 USB 固件程序设计 Cypress 公司为 EZ-USB 系列 FX2 芯片提供了基于 Keil C51 开发的固件库与固件框架。 固件库可以直接调用，固件框架内的例子程序按需修改即可实现功能。固件存储在 PC 机上， 当设备与主机连接时，固件通过软配置从主机装载到 EZ-USB FX2 片内 RAM 执行。 3.2 USB 驱动程序设计 USB 的驱动程序处于系统应用程序和 USB 固件程序之间，是操作系统识别 USB 设备，建 立主机端与设备端之间的通信。 USB 驱动程序设计基于 WDM（Windows Driver Model），WDM 采用分层驱动程序模型，包 括高层的 USB 设备驱动程序和低层的 USB 函 关于工期滞后的函关于工程严重滞后的函关于工程进度滞后的回复函关于征求同志党风廉政意见的函关于征求廉洁自律情况的复函 数层。其中 USB 函数层由操作系统提供，分为较 高级的 USB 总线驱动程序（USBD）和较低级的 USB 主控制器驱动程序（HCD）。 运用 WinDK 开发基于 Windows XP 操作系统下的 USB 驱动程序，实现了控制传输，中断 传输与批传输的 API 函数，在系统应用程序设计中，用 VC++6.0 编制。把 USB 设备当作文件 来操作。 3.3 系统应用程序设计 系统应用程序 流程 快递问题件怎么处理流程河南自建厂房流程下载关于规范招聘需求审批流程制作流程表下载邮件下载流程设计 图如图 5 所示，主要包括系统初始化，开启数据拦截，数据存储，传 输，分析。其中系统初始化由开启 USB 设备，枚举 USB 设备，设置 USB 传输通道及传输模式 组成。 4 总结 在系统的硬件和软件都准备完毕后进入系统的调试和运行。首先开启 DSP 工作的同时 FPGA 拦截信号进行且所有拦截数据通过 FPGA 高速写入 SRAM，待 DSP 工作完毕的同时拦截 图 5 系统应用程序流程图 信号也宣告结束，此时通过 FPGA 写入 SRAM 数据同步完成，尔后在 FPGA 的控制下 FPGA 将 SRAM 数据通过 FPGA 内部通道传入 USB 的 FIFO，在此端点供 PC 机读取。在联调阶段，用示 波器 检测 工程第三方检测合同工程防雷检测合同植筋拉拔检测方案传感器技术课后答案检测机构通用要求培训 各电路节点时发现波形有很多毛刺，后续设计电路需注意线路走线合理，保证元件 选择合理，解决高速信号 EMI 等问题。 本文作者创新点:.........FPGA 与 DSP 联合应用以及拦截数据的高速性，利用 FPGA 的高速性 对 DSP 拦截数据，并利用 USB2.0 高速传输数据能力。 参考文献 [1] 朱含，岑凡等．基于 FPGA 实现 DSP 与 RapidIO 网络互联［J］．微计算机信息 2009,9-2：129-130. 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