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四人抢答器设计.doc

四人抢答器设计

m81381253
2011-10-26 0人阅读 举报 0 0 暂无简介

简介:本文档为《四人抢答器设计doc》,可适用于高等教育领域

课程设计任务书设计题目四人抢答器设计、​ 课程设计目的:、综合运用EDA技术独立完成一个课题设计考察所学知识解决实际问题的能力、结合理论知识考察阅读参考资料、文献、手册的能力、进一步熟悉EDA技术的开发流程掌握文件编辑、编译、仿真、下载验证等环节的实现方法和应用技巧、锻炼撰写研究报告、研究论文的能力、通过本实践环节培养科学和严谨的工作作风。、​ 设计内容、技术条件和要求:l、设计用于竞赛的四人抢答器功能如下:()有多路抢答器台数为四()具有抢答开始后秒倒计时秒倒计时后无人抢答显示超时并报警()能显示超前抢答台号并显示犯规警报()能显示各路得分并具有加、减分功能、系统复位后进入抢答状态当有一路抢答键按下时该路抢答信号将其余各路抢答封锁同时铃声响直至该路按键松开显示牌显示该路抢答台号。、用VHDL语言设计符合上述功能要求的四人抢答器并用层次设计方法设计该电路。、​ 时间进度安排:周:()完成设计准备确定实施方案()完成电路文件的输入编辑()完成输入文件的编译()完成功能仿真。周:()完成文件至器件的下载并进行硬件验证()撰写设计说明书。、​ 主要参考文献:()谭会生、瞿遂春《EDA技术综合应用实例与分析》西安电子科技大学出版社()高有堂《EDA技术及应用实践》清华大学出版社()亿特科技CPLDFPGA应用系统设计与产品开发》人民邮电出版社指导教师签字:年月日摘要随着现代生活的日益提高数字电子产品与我们的日常生活接触越来越密切越来越平凡。这里面有我们熟知的包括计算机、电子表、智能仪器表、计数器、抢答器等等。他给我们带来的不仅仅是工作上的方便而且在我们的日常生活和娱乐中也起到了很大的作用在这次的课程设计中我做的是一个关于四人抢答器的设计这次的报告主要采用了分块剖析的模式对各个功能模块进行详细的说明并且付以相应的VHDL语言源程序。运用由Altera公司推出的的第三代PLD开发系统QuartusII进行仿真和下载生成各个模块的原理图。最后在报告的结尾处附加以原理图和相应的波形图。关键字:置位、复位、锁存、计数器、译码器、七段显示器、QuartusII、报警AbstractWiththeincreasingofmodernlife,digitalelectronicsandourdailylivesinclosecontactwithmoreandmoreandmoreordinaryAndtherearewellknowntous,includingcomputers,electronicwatches,intelligentinstrumenttables,counters,ResponderandmoreHebroughtusnotonlytofacilitateworkandinourdailylifeandentertainmentalsoplayedasignificantroleinthedesignofthecourseIdidafourResponderonthedesign,Thisreportmainlyusestheblockmodeofanalysis,eachfunctionalmoduleofthedetailedinstructions,andpaythecorrespondingVHDLlanguagesourceAlteraCorporationintroducedbytheuseofthirdgenerationsimulationQuartusIIPLDdevelopmentsystemanddownloadeachmoduleschematicgenerationFinally,thereportaddedtotheendofschematicandcorrespondingwaveformsKeywords:set,reset,latch,counter,decoder,sevensegmentdisplays,QuartusII,alarm、​ 设计原理根据设计的要求系统的输入信号clk、计数器的输入信号clk、复位清零信号clr、计时开始信号start、警报脉冲信号clk、选手抢答信号Xs、系统的输出信号有:报警信号ring、显示抢答结果信号result、计数器输出显示高电平high、计数器输出显示低电平low等等。该系统有三个输入脉冲信号clk、clk、clkclk是系统的输入信号clk是计时电路的输入信号clk是报警脉冲的输入信号该系统有两个控制输入开关clr和start。控制过程为:系统开始之前先进行复位然后输入系统的控制脉冲信号clk然后倒计时电路开始由开始倒计时在这个过程中又分为了好几个不同的情况:、提前抢答也就是说复位信号开始但是clk还没开始这时候报警信号就会出现超前犯规报警、超时报警也就是说复位信号开始而且clk也开始这样倒计时电路的clk就被启动经过秒倒计时后仍无人抢答就出现超时报警正常报警也就是说各项都正常的情况下在倒计时电路还没到时就有选手开始抢答那么其余各路抢答封锁同时报警信号输出。正常抢答的情况下显示台显示该路抢答台号。、​ 设计思路分析与比较仔细的的看过这次四人抢答器的设计之后发现有两种设计思路其实说是两种其实只不过是在显示电路那一部分产生了分歧这两个设计方案各有各的好处与此同时也各有各的弊端这两种设计方案都运用了大致相同的源程序以下就介绍一下各自的优缺点:四人抢答器元件生成图第一种设计方案就是分块设计各功能模块都用相应的VHDL语言编写出来源程序然后运用由Altera公司推出的的第三代PLD开发系统QuartusII进行元器件编译然后再由一些与门电路和或门电路进行相应的功能连接这样做的优点是省去了很多程序的编写工作各个功能模块之间的联系在生成的元器件之间进行简单的连接就能完成一系列的功能而且出错时容易检查因为是分块的所以那个模块出现问题也能够快速找出缺点是在QuartusII软件里面应用不太方便没有直接写源程序简单。第二种设计方案就是整体设计运用元件例化语句COMPONENT这个设计过程要求比较高一点但是只需要编写相应的程序即可以这个设计思路的优点是简单明了没有多余的成分缺点是出错时不易查找。在这次的设计中由于我对第二种法案不太自信所以选折了运用第一种设计方案这个设计方案的元件模块图及相应关系的连线图如上所示。三、模块设计(一)抢答模块抢答模块是整个设计的中心模块在这个模块里面分为了正常抢答、提前抢答和超时抢答主要是由输入信号clk和复位信号clr控制根据不同的情况可以有不同的结果根据不同的结果输出正常信号nopre和违例信号pre。原理图如下所示:源程序如下:LIBRARYIEEEUSEIEEESTDLOGICALLUSEIEEESTDLOGICUNSIGNEDENTITYCOREISPORT(clk,clr,start:instdlogicxuanshou:instdlogicvector(downto)nopre,pre:outstdlogicresult:bufferstdlogicvector(downto)qd:outstdlogic)ENDCOREARCHITECTUREcoreaOFCOREISsignaltemp:stdlogicbeginprocess(clk,xuanshou)variablelockedself:stdlogicbeginifclr=''thenresult<=""lockedself:=''temp<=''elsifclk'eventandclk=''theniflockedself=''thenCASExuanshouISWHEN""=>result<=""WHEN""=>result<=""WHEN""=>result<=""WHEN""=>result<=""whenothers=>endcaselockedself:=xuanshou()orxuanshou()orxuanshou()orxuanshou()elseendifendiftemp<=result()orresult()orresult()orresult()qd<=xuanshou()orxuanshou()orxuanshou()orxuanshou()endprocessprocess(temp,start)beginifclr=''thenpre<=''nopre<=''elsiftemp'eventandtemp=''thenifstart=''thenpre<=''nopre<=''elsepre<=''nopre<=''endifendifendprocessENDCOREA该模块的仿真波形图为:在这个功能模块中主要包含了抢答信号和程序的顶层文件是整个设计的基础在这个原程序中我们可以看到主要有三种情况要分析第一个就是提前抢答再者就是超市抢答最后是正常抢答。如上图的波形就是正常抢答时的波形正常抢答:clr=且clk=这个时候报警信号显示正常抢答超时抢答:clr=这个时候由于没有选手抢答所以报警信号显示超时报警提前抢答:clr=且clk=这个时候由于复位已经完成但是主持人的clk还没摁下所以此时当选手摁下抢答键时报警信号就会显示提前报警。(二)倒计时模块该模块主要是在抢答正常时候用的但是在抢答超时的时候也会有用倒计时模块具有抢答开始后秒倒计时秒后无人抢答显示超时报警正常抢答时该路抢答信号将其余各路抢答封锁同时显示抢答时间。原理图如下所示:源程序如下所示:LIBRARYIEEEUSEIEEESTDLOGICALLUSEIEEESTDLOGICUNSIGNEDALLENTITYDJSISPORT(CLK,CLEAR,STOP:INSTDLOGICWARN:OUTSTDLOGICCHAOSHI:OUTSTDLOGICHIGH,LOW:OUTSTDLOGICVECTOR(DOWNTO))ENDDJSARCHITECTURETHREEOFDJSISSIGNALHS:STDLOGICVECTOR(DOWNTO)SIGNALLS:STDLOGICVECTOR(DOWNTO)BEGINPROCESS(CLK,LS,HS)BEGINIFCLEAR=''THENHS<=""LS<=""WARN<=''CHAOSHI<=''ELSIFSTOP=''THENIFRISINGEDGE(CLK)THENLS<=LSWARN<=''IFLS=""THENLS<=""HS<=HSIFHS=""ANDLS=""THENHS<=""LS<=""WARN<=''CHAOSHI<=''ENDIFENDIFENDIFELSIFSTOP=''THENHS<=HSLS<=LSWARN<=''ENDIFENDPROCESSHIGH<=HSLOW<=LSENDARCHITECTURETHREE仿真波形如下所示:该模块主要是又上一个功能模块决定其运行模式该倒计时自身也有一个输入脉冲但是这个脉冲的启动是由上一个抢答模块决定的当选手提前抢答时就没有倒计时的作用了只有当正常抢答和超时抢答时倒计时的输入脉冲信号才会被激活当有选手抢答时计数器要停止这时候的抢答信号就相当于STOP倒计时电路根据情况的不同会把不同的报警信号输出。(三)与门模块该模块其实就是起到一个连接输入输出的功能的一个原器件这里用到的时二输入与门电路只有当两个输入端都为一时输出才有效否则就无效。原理图如下所示:源程序如下所示:LIBRARYIEEEUSEIEEESTDLOGICALLENTITYYUMENISPORT(A,B:INSTDLOGICCOUT:OUTSTDLOGIC)ENDARCHITECTUREAOFYUMENISBEGINCOUT<=AANDBEND(四)或门模块和与门模块一样或门模块也只是起到一个连接各功能模块的作用这里用的为二输入或门电路只要两个输入端有一个为一输出就为一。原理图如下所示:源程序如下所示:LIBRARYIEEEUSEIEEESTDLOGICALLUSEIEEESTDLOGICUNSIGNEDALLENTITYHUOMENISPORT(A,B:INSTDLOGICCOUT:OUTSTDLOGIC)ENDHUOMENARCHITECTURETWOOFHUOMENISBEGINCOUT<=AORBENDTWO(五)总程序本次设计是用程序和模块图一起来完成的设计源程序就是上面各个程序的综合然后结合“设计思路与比较”中的四人抢答器原理图完成功能的测试其波形图如下所示:图一:正常抢答波形图图二:提前抢答波形图图三:超时抢答信号四、下载与调试经过软件的编译和正确完成功能仿真这一步要在硬件上具体来实现设计所要求的功能本次选择的是cyclone系列中的EPCQC。调试过程中遇到了一些问题比如说最让我为难的就是倒计时哪一个模块在这个模块设计中当stop=时计时电路不停止经过仔细的检查和修改最后终于把问题解决了还有就是在连线时由于自己的不细心连错了几条线还好最后改了过来。下载时的管脚锁定情况如下所示:、​ 总结经过这次课程设计让我对上学期学过的EDA和VHDl两本书有了更深一步的了解让我自己又复习了一遍VHDL语言的基本设计方法本次设计主要解决的问题是抢答信号何时发出根据不同的情况分为提前报警超时报警和正常报警三种情况。这三种情况主要是由系统的输入信号clk和clr决定根偶很大的据两个输入信号的不同会出现三种不同的情况。另一个需要解决的问题是各个功能模块之间的连线问题运用了一些关联模块实现设计要求的功能在这个环节中要求高度的集中精神和细心的态度这在以后的就业中也有一定的要求这次课程设计相当于我自己工作就业前的一次练兵感觉对我自己有很大的帮助。、​ 参考文献侯伯亨顾新。VHDL硬件描述语言与数字逻辑电路设计M西安:西安电子科技大学出版社:。潘松黄继业。EDA技术实用教程M北京:科学出版社:。王勇电子设计自动化实验指导书电工电子实验教学中心年月

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