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（二） 信号品质 比起模拟信号，数字信号对噪声的抵抗能力较强，只要电位水平在一定范围，就能正确判断出0与1。随着电路速度愈来愈快，信号品质愈来愈难以确保。信号的过高(Overshoot)，过低(Undershoot)可能造成目标(Target)芯片的损坏 ，振铃波(Ring back)与矮化波(Runt)一旦使电位水平落入0与1之间的灰色地带，便可能造成0与1的误判。 阻抗不匹配 v 分布电路 高速电路因操作频率的升高，波长相对变短。当波长与线路的长度接近到相近的数量级之内时，我们开始必须把信号当成电磁波的波动来看。如传输线原理，在信号上升(下降)缘的变化时间内，信号若未能传至彼端再反射回来，则需考虑电磁波的效应。以Pentium II时脉产生器的例子而言，它的上升时间约1ns，在6.98 inch。因此当线长超过3.49 inch时，不以传输线的角度来看待这条时脉信号线是不行的。 信号的输出阻抗为ZG，负载为ZL，传输线特性组特性阻抗(Intrinsic Impedance)为Z0，则ZG=Z0=ZL便是阻抗匹配。 以负载端而言，当Z0=ZL，所有传输线上的能量与信号会完完全全的送至负载端；若不然，便会有部份的能量反射回输出端。 v 阻抗的计算 在高频的情况下，电阻(R)与电导(G)的因素可被忽略，举例来说，一般的印而电路板，电感为500nH/m，电容为100pF/m，此时 Z0=√500nH/100pF=70.7 ohm。 v 电流开关噪声 现代的芯片所耗的电流都十分惊人，因此在内部的功能或信号的开关之间，常引起电源的不稳定。而这种不稳定的问题，可分做两方面来谈 : A. 因为开关的速度太快，使得在远方的电流供应器无法及时供给适当的能量。此时解决之道是在芯片旁边摆上电容来供应及时电流。 B. 因为芯片的电源或接地接脚有电感存在，因此在电流突然变化时，在接脚上将有压差在。在多条资料线从1变为0时，芯片组的接地脚上瞬间流过大量电流而造成的电位差。 此时芯片组接地已不是0伏，而造成信号上出现隆起小丘的现象，称为触地反弹(Ground bounce)。其解决方式，是减少接脚的电感，如选择BGA这种接脚极短的包装；并在接地处多用几个贯穿孔连接到地，以并联减少电感。 v 电容摆设位置 以时脉产生器的例子而言，其上升缘时间为1ns，此段时间内信号行进距离为5.43 inch。要能及时供应电源，一个大约的估算公式是L/12，亦即0.45 inch，或1.15 cm内的电容才能完全发挥作用。超过这个距离，则效用将会减弱。例如，距离成为两倍的2.3cm，电容的作用将只剩1/8。 v 隔线干扰(Cross Talk) 有些讯号，尤其是固定周期讯号的时脉讯号(clock)，带有强烈的高频成分。当它与其它的讯号线太靠近时，会将这些已达RF频率的能量传到其它的讯号上，带来EMI的困扰。尤其若是被感染的讯号线接往I/O的连接头时，这个问题就更加严重。 隔线干扰对EMI而言，通常
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信号线对中心对信号线中心的距离，维持3倍信号线宽度的距离，称为3W法则。 3W法则可保持70%电场不互相干扰，若要达到98%的电场不互相干扰，可使用10W的间距。 v 滤波电容与电感 为了去除信号上高频成分对EMI的不良影响，工程师常在信号线上加上滤波用的电容与电感。通常而言，并联旁路电容可去除I/O连接头与信号线上的差动模式(differential-mode) RF 电流；串联电感则可以去除信号线上的共通模式(common-mode) RF电流。 值得注意的是，这些滤波电容与电感除了滤去高频噪声外，也会滤去信号的高频部份，使得信号的上升时间与下降时间变慢。因此最大多数是应用在信号频率不高，但EMI问题最容易凸显的I/O信号线部份。 v 电源层与接地层的隔离(Isolation) 由于电路板上有速度高的主总线，内存等等的线路，也有速度不快的传统I/O线路，因此常常将慢速的部份，尤其是会将噪声从I/O缆线带出的I/O部份与其它部份相隔离。 常见的作法，是以至少50 mils宽的壕沟将两边的电源层与接地层相隔离，只留一小截的信道与主要的电源层和接地层连接。I/O信号线便从这信道的上方通过，以避免跨越壕沟增大电流回流圈的问题。 结论 数字电路的设计若能从布局(Layout)阶段就谨慎的规画，测试时又对重要信号详细测量，如减少电源路径的阻抗，让信号线阻抗匹配，尽量让信号线之间的间距加大，尽量让信号线走直走短(除非有正时的考量)等等。
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