半导体器件封装件

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN112447644A(43)申请公布日2021.03.05(21)申请号202010893748.4(22)申请日2020.08.31(30)优先权数据62/895,8752019.09.04US16/671,4502019.11.01US(71)申请人半导体元件工业有限责任公司地址美国亚利桑那州(72)发明人林承园　李秉玉　全五燮　(74)专利代理机构北京派特恩知识产权代理有限公司11270代理人王琳　马芬(51)Int.Cl.H01L23/48(2006.01)权利要求书4页说明书9页附图11页(54)发明名称半导体器件封装件(57)摘要本发明涉及半导体器件封装件。在一般方面，一种半导体器件可包括衬底和正电源端子，该正电源端子与该衬底电耦接，该正电源端子被布置在第一平面中。该器件还可包括第一负电源端子，该第一负电源端子从该正电源端子横向地设置并且布置在该第一平面中。该器件还可包括第二负电源端子，该第二负电源端子从该正电源端子横向地设置并且布置在该第一平面中。该正电源端子可设置在该第一负电源端子和该第二负电源端子之间。该器件还可包括导电夹，该导电夹经由导电桥将该第一负电源端子与该第二负电源端子电耦接。该导电桥的一部分可布置在第二平面中，该第二平面与该第一平面平行并且非共面。CN112447644ACN112447644A权　利　要　求　书1/4页1.一种半导体器件封装件，包括：衬底；正电源端子，所述正电源端子与所述衬底电耦接，所述正电源端子被布置在第一平面中；第一负电源端子，所述第一负电源端子从所述正电源端子横向地设置，所述第一负电源端子被布置在所述第一平面中；第二负电源端子，所述第二负电源端子从所述正电源端子横向地设置，所述第二负电源端子被布置在所述第一平面中，所述正电源端子被设置在所述第一负电源端子和所述第二负电源端子之间；和导电夹，所述导电夹经由导电桥将所述第一负电源端子与所述第二负电源端子电耦接，所述导电桥的一部分被布置在与所述第一平面平行并且非共面的第二平面中。2.根据权利要求1所述的半导体器件封装件，其中正交于所述第一平面和所述第二平面的线与所述正电源端子和所述导电桥的布置在所述第二平面中的所述部分相交。3.根据权利要求1所述的半导体器件封装件，其中所述导电夹为第一导电夹，所述半导体器件封装件还包括第二导电夹，所述第一负电源端子、所述第二负电源端子和所述第一导电夹与所述第二导电夹电耦接。4.根据权利要求3所述的半导体器件封装件，还包括：半导体管芯，所述半导体管芯设置在所述衬底上；和第三导电夹，所述第三导电夹将所述半导体管芯与所述衬底电耦接，所述第三导电夹与所述第二导电夹平行布置。5.根据权利要求4所述的半导体器件封装件，其中所述半导体管芯为第一半导体管芯，所述半导体器件封装件还包括：第二半导体管芯，所述第二半导体管芯设置在所述衬底上，所述第二导电夹将所述第二半导体管芯与所述第一导电夹、所述第一负电源端子和所述第二负电源端子电耦接；和模塑料，所述模塑料：部分地包封所述衬底，所述衬底的 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 面通过所述模塑料暴露；部分地包封所述第二导电夹，所述第二导电夹的一部分通过所述模塑料暴露，所述第一导电夹与所述第二导电夹的通过所述模塑料暴露的所述部分电耦接，以及包封所述第一半导体管芯、所述第二半导体管芯和所述第三导电夹，所述第一负电源端子、所述第二负电源端子和所述第一导电夹被至少部分地设置在所述模塑料的外部。6.根据权利要求4所述的半导体器件封装件，其中所述半导体管芯为第一半导体管芯，所述半导体器件封装件还包括：第二半导体管芯，所述第二半导体管芯设置在所述衬底上，所述第二导电夹将所述第二半导体管芯与所述第一导电夹、所述第一负电源端子和所述第二负电源端子电耦接；和输出端子，所述输出端子与所述衬底电耦接，第一电流路径，所述第一电流路径在所述正电源端子和所述输出端子之间，所述第一电流路径包括所述衬底、所述第一半导体管芯和所述第三导电夹，和2CN112447644A权　利　要　求　书2/4页第二电流路径，所述第二电流路径在所述输出端子和所述第一负电源端子之间、在所述第二负电源端子和所述第一导电夹之间，所述第二电流路径包括所述衬底、所述第二半导体管芯和所述第二导电夹，所述第二电流路径与所述第一电流路径平行。7.根据权利要求1所述的半导体器件封装件，其中所述导电夹为第一导电夹，所述半导体器件封装件还包括：第二导电夹；半导体管芯，所述半导体管芯设置在所述衬底上；和第三导电夹，所述第三导电夹将所述半导体管芯与所述衬底电耦接，所述第三导电夹与所述第二导电夹平行布置，所述第一负电源端子、所述第二负电源端子和所述第一导电夹与所述第二导电夹电耦接，并且所述第一负电源端子、所述第二负电源端子和所述导电夹使用直接引线附接与所述第二导电夹电耦接。8.根据权利要求1所述的半导体器件封装件，还包括：输出端子，所述输出端子与所述衬底电耦接，其中所述正电源端子和所述输出端子使用直接引线附接与所述衬底电耦接。9.一种半导体器件封装件，包括：衬底；正电源端子，所述正电源端子与所述衬底电耦接，所述正电源端子被布置在平面中；第一负电源端子，所述第一负电源端子从所述正电源端子横向地设置，所述第一负电源端子被布置在所述平面中；第二负电源端子，所述第二负电源端子从所述正电源端子横向地设置，所述第二负电源端子被布置在所述平面中，所述正电源端子被设置在所述第一负电源端子和所述第二负电源端子之间；第一半导体管芯，所述第一半导体管芯设置在所述衬底上；第二半导体管芯，所述第二半导体管芯设置在所述衬底上；第一导电夹，所述第一导电夹将所述第一负电源端子和所述第二负电源端子与所述第一半导体管芯电耦接；和第二导电夹，所述第二导电夹将所述第二半导体管芯与所述衬底电耦接，所述第二导电夹与所述第一导电夹平行布置。10.根据权利要求9所述的半导体器件封装件，其中所述平面为第一平面，所述半导体器件封装件还包括：第三导电夹，所述第三导电夹经由导电桥将所述第一负电源端子与所述第二负电源端子电耦接，所述导电桥的一部分被布置在与所述第一平面平行并且非共面的第二平面中；和输出端子，所述输出端子与所述衬底电耦接，所述第一导电夹还将所述第一半导体管芯与所述第三导电夹电耦接，第一电流路径，所述第一电流路径在所述正电源端子和所述输出端子之间，所述第一电流路径包括所述衬底、所述第二半导体管芯和所述第二导电夹，和3CN112447644A权　利　要　求　书3/4页第二电流路径，所述第二电流路径在所述输出端子和所述第一负电源端子之间、在所述第二负电源端子和所述第三导电夹之间，所述第二电流路径包括所述衬底、所述第一半导体管芯和所述第一导电夹，所述第二电流路径与所述第一电流路径平行。11.根据权利要求9所述的半导体器件封装件，其中：所述第一半导体管芯包括功率晶体管对的第一低侧晶体管；并且所述第二半导体管芯包括所述功率晶体管对的第一高侧晶体管，所述半导体器件封装件还包括：第三半导体管芯，所述第三半导体管芯包括与所述第一低侧晶体管平行耦接的第二低侧晶体管；和第四半导体管芯，所述第四半导体管芯包括与所述第一高侧晶体管平行耦接的第二高侧晶体管。12.一种半导体器件封装件，包括：衬底；正电源端子，所述正电源端子与所述衬底电耦接，所述正电源端子被布置在第一平面中；第一负电源端子，所述第一负电源端子从所述正电源端子横向地设置，所述第一负电源端子被布置在所述第一平面中；第二负电源端子，所述第二负电源端子从所述正电源端子横向地设置，所述第二负电源端子被布置在所述第一平面中，所述正电源端子被设置在所述第一负电源端子和所述第二负电源端子之间；第一半导体管芯，所述第一半导体管芯设置在所述衬底上，所述第一半导体管芯包括功率晶体管对的低侧晶体管；第二半导体管芯，所述第二半导体管芯设置在所述衬底上，所述第二半导体管芯包括所述功率晶体管对的高侧晶体管；第一导电夹，所述第一导电夹将所述第一负电源端子和所述第二负电源端子与所述低侧晶体管电耦接；第二导电夹，所述第二导电夹将所述高侧晶体管与所述衬底电耦接，所述第二导电夹与所述第一导电夹平行布置；第三导电夹，所述第三导电夹经由导电桥将所述第一负电源端子与所述第二负电源端子电耦接，所述导电桥的一部分被布置在第二平面中，所述第二平面与所述第一平面平行并且非共面，所述第三导电夹、所述第一负电源端子和所述第二负电源端子与所述第一导电夹电耦接；和输出端子，所述输出端子与所述衬底电耦接。13.根据权利要求12所述的半导体器件封装件，其中：所述低侧晶体管包括第一绝缘栅双极晶体管，所述第一导电夹与所述第一绝缘栅双极晶体管的发射极端子耦接，所述第一绝缘栅双极晶体管的集电极端子经由所述衬底与所述输出端子电耦接；并且所述高侧晶体管包括第二绝缘栅双极晶体管，所述第二导电夹与所述第二绝缘栅双极晶体管的发射极端子耦接，所述第二绝缘栅双极晶体管的集电极端子经由所述衬底与所述4CN112447644A权　利　要　求　书4/4页正电源端子电耦接，所述半导体器件封装件还包括：第一信号引线，所述第一信号引线与所述第一绝缘栅双极晶体管的栅极端子电耦接；和第二信号引线，所述第二信号引线与所述第二绝缘栅双极晶体管的栅极端子电耦接。5CN112447644A说　明　书1/9页半导体器件封装件技术领域[0001]本说明书涉及半导体器件封装件(封装器件)。更具体地，本说明书涉及实现平行电流路径以减小杂散电感的封装器件。背景技术[0002]半导体器件可包括在封装组件中，其中此类封装组件可包括一个或多个半导体器件(半导体管芯)。此类封装组件中的半导体器件的性能可能受到寄生阻抗(诸如寄生(杂散)电感)的不利影响。例如，相关联的封装组件中的功率半导体器件的性能可能受到杂散电感的影响，该杂散电感由与那些功率半导体器件所传导的高电流相关联的磁场引起。当前封装组件在可实施以减小此类杂散电感的措施中受到限制(例如，由于 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 规则等)。因此，用于减小杂散(寄生)电感的替代方法将是有益的，以便改善包括在封装组件中的功率半导体器件的性能。发明内容[0003]在一般方面，一种封装半导体器件可包括衬底和正电源端子，该正电源端子与该衬底电耦接，该正电源端子被布置在第一平面中。该封装器件还可包括第一负电源端子，该第一负电源端子从该正电源端子横向地设置并且布置在该第一平面中。该封装器件还可包括第二负电源端子，该第二负电源端子从该正电源端子横向地设置并且布置在该第一平面中。该正电源端子可设置在该第一负电源端子和该第二负电源端子之间。该封装器件还可包括导电夹，该导电夹经由导电桥将该第一负电源端子与该第二负电源端子电耦接。该导电桥的一部分可布置在第二平面中，该第二平面与该第一平面平行并且非共面。附图说明[0004]图1是示出根据一个实施方式的可包括在封装半导体器件中的功率半导体 电路 模拟电路李宁答案12数字电路仿真实验电路与电子学第1章单片机复位电路图组合逻辑电路课后答案 的示意图。[0005]图2A至图2E是示出根据一个实施方式的封装半导体器件的各种视图的示意图。[0006]图3是示出根据一个实施方式的用于图2A至图2E的封装半导体器件的电流路径的示意图。[0007]图4A和图4B是示出根据一个实施方式的可包括在图2A至图2E和图3的封装半导体器件中的半导体器件的示意图。[0008]图5A至图5G是总体上示出可用于产生本文所述的封装半导体器件的制造流程的示意图。[0009]图6是示出用于产生封装半导体器件的方法的流程图，该方法可实现图5A至图5G的制造流程。[0010]各个附图中的相同参考标号指示相同元件。对于所有此类元件，可能不会重复一些相似元件的参考编号。在某些情况下，不同的参考编号可用于相同的元件或类似的元件。6CN112447644A说　明　书2/9页给定实施方式的某些元件的一些参考编号可能不会在与该实施方式对应的每个附图中重复。给定实施方式的某些元件的一些参考编号可在与该实施方式对应的其他附图中重复，但是可能不会参考每个对应的附图具体讨论。具体实施方式[0011]本公开涉及封装半导体器件设备和相关联的制造方法。与其中杂散电感可被测量为电源端子之间的串联电感的当前实施方式相比，本文所示和所述的方法可用于产生以减小的杂散电感操作的封装半导体器件。如上面所指示的，这样的杂散电感(例如，在给定器件的操作期间)是由电流流入和流出电源端子所生成的磁场引起的，其中与一个电源端子相关联的电流造成的磁场线入射在与另一个(例如，共面的)电源端子相关联的电流路径上(并且反之亦然)。[0012]在本文所述的方法中，由于电源端子(例如，DC+端子和DC-端子)的实现以及使用多个导电夹对与相应的电源端子相关联的电流的内部路由，杂散电感可能会减小，使得这些电流的相应的电流路径基本上彼此平行。也就是说，在所公开的实施方式中，电流路径可被配置为使得与一个电源端子相关联的电流流动的总体方向与和另一个电源端子相关联的电流流动的总体方向平行。此类布置可减小功率半导体器件或模块的杂散电感。例如，由于与和每个电源端子相关联的电流相对应的相应的磁场之间的重叠(例如，增加的重叠)导致这些磁场彼此抵消而不是在无平行布置的情况下入射在相对的电源端子上，从而可以实现杂散电感的此类减小。[0013]图1是示出根据一个实施方式的可包括在封装半导体器件中的功率半导体电路100的示意图。电路100(功率晶体管对)以举例的方式并且出于说明目的而给出。在其他实施方式中，本文所述的方法可结合其他半导体器件、其他功率半导体电路、其他半导体器件模块等来使用。虽然电路100的某些元件相对于其他附图来参考，但在其他实施方式中，其他布置和/或方法是可能的。[0014]如图1所示，电路100可包括第一功率半导体器件，绝缘栅双极晶体管(IGBT)110和第二功率半导体器件，IGBT 120。IGBT 110和120可在一个或多个半导体管芯中实现。在其他实施方式中，可使用其他功率半导体器件，诸如功率金属氧化物半导体场效应晶体管(功率FET)，或者可实现具有其他布置的电路。在一些实施方式中，IGBT 110和IGBT 120可分别包括彼此平行耦接的多个IGBT。例如，IGBT 110可包括彼此平行耦接的两个或更多个IGBT，并且IGBT 120可包括彼此平行耦接的两个或更多个IGBT。[0015]在电路100中，IGBT 110包括集电极112、发射极114和栅极116。同样，IGBT 120包括集电极122、发射极124和栅极126。IGBT 110的发射极114和IGBT 120的集电极122被电耦接到电路100的公共节点，在该公共节点上可由电路100产生输出信号(例如，稳定电压)。[0016]在电路100中，正电源端子140(例如，DC+端子、Vdd端子等)可与IGBT 110的集电极112耦接。负电源端子150(例如，DC-端子、电接地端子等)可与IGBT 120的发射极124耦接。在一些实施方式(诸如本文所述的那些实施方式)中，负电源端子150可使用多个负电源端子(例如，图2A至图2E中的端子150a和150b)和导电夹210(例如，诸如图2A至图2E所示的导电夹210)来实现，以在电源端子中为正电源电流IP和负电源电流IN提供平行电流路径，如图中所指示的。另外，如关于本文所公开的实施方式所描述的，封装半导体器件的元件可被布7CN112447644A说　明　书3/9页置成使得正电源电流IP和负电源电流IN的相应的内部电流路径也平行(总体上平行、基本上平行等)。[0017]另外，电路100的输出端子160可与IGBT 110的发射极114和IGBT 120的集电极122的公共节点耦接。如下面进一步所述，正电源端子140、一个或多个负电源端子150和输出端子160可使用包括在封装半导体器件中的金属端子(铜端子、金属引线)来实现。例如，在一些实施方式中，正电源端子140和输出端子160可与在其上实现IGBT 110和IGBT 120的衬底电耦接并且物理耦接。一个或多个负电源端子150可与包括在封装半导体中的导电夹电耦接并且物理耦接。例如，端子140和160可直接结合(使用直接引线附接(DLA))到衬底，而一个或多个端子150可直接结合(使用DLA)到导电夹，诸如在下文所述的示例性实施方式中。[0018]如图1进一步所示，电路100还可包括与IGBT 110和IGBT 120的相应的栅极端子电耦接的多个信号引线170。例如，如图1所示，第一信号引线170可与IGBT 110的栅极端子116电耦接，并且第二信号引线170可与IGBT 120的栅极端子126电耦接。在其他实施方式中，信号引线170可与包括在电路100中的其他元件诸如控制电路(未示出)电耦接(或操作地耦接)。在电路100中实现的特定信号引线170(和到/来自信号引线170的连接)将取决于特定实施方式和电路的具体配置。作为一些示例，信号引线170可包括栅极控制信号引线(例如，如图1所示)、温度感测信号引线、电压感测信号引线等。[0019]图2A至图2E是示出根据一个实施方式的封装半导体器件(器件)200的各种视图的示意图。在一些实施方式中，器件200可实现电路100，可实现类似的电路(例如，包括附加部件，诸如无源器件、控制电路等)，或可实现不同的电路。然而，出于说明的目的，进一步参考图1，将本文所示的示例性器件实施方式将描述为实现电路100。[0020]图2A示出了器件200的平面图，并且图2B示出了器件200的等轴视图。如图2A和图2B所示，器件200可包括电路100的多个负电源端子150a和150b、输出端子160和信号引线170。器件200还可包括导电夹(第一导电夹)210和模塑料200(例如，凝胶模塑料、环氧模塑料等)，该模塑料包封器件200的元件，诸如在附图中所示和本文所述的示例性实施方式中。器件200还可包括电路100的正电源端子140，在图2A和图2B的视图中，该正电源端子被导电夹210遮挡。[0021]在器件200中，导电夹210包括第一部分210a，该第一部分诸如使用焊料与负电源端子150a耦接(例如，物理耦接和电耦接)。导电夹210还包括第二部分210b，该第二部分诸如使用焊料与负电源端子150b耦接(例如，物理耦接和电耦接)。如图2A和图2B所示，导电夹210还包括第三部分，该第三部分包括导电桥210c，该导电桥将第一部分210a和第一负电源端子150a与第二部分210b和第二负电源端子150b电耦接。器件200的导电夹210还包括多个导电触指210d，该多个导电触指可与至少部分地包封在模塑料220中的另一个导电夹(例如，图2D所示的第二导电夹240)直接耦接(例如，使用DLA)。例如，在一些实施方式中，用于将第二导电夹与导电触指210d耦接的接触点可通过模塑料210d暴露。[0022]参考图2A，示出了方向线2C、2D和2E，其中方向线分别与图2C、图2D和图2E所示的器件200的侧视图的视图方向相对应。也就是说，图2C为器件200沿着图2A中的方向线2C的侧视图，图2D为器件200沿着图2A中的方向线2D的侧视图，并且图2E为器件200沿着图2A中的方向线2E的侧视图。图2D的侧视图为x射线视图，其示出了器件200的内部结构。与图2A和图2B所示的视图一样，图2C和图2D中的正电源端子140被第一负电源端子150a(在图2C中)8CN112447644A说　明　书4/9页遮挡或被第二负电源端子150b(在图2D中)遮挡，因为正电源端子140、第一负电源端子150a和第二负电源端子150b全部布置在同一(第一)平面中。[0023]参考图2C，示出了输出端子160和信号引线170沿着器件200的相应侧的布置。如图2C所示，输出端子160和信号引线170可延伸出模塑料220，其中输出端子160的一部分和信号引线170中的每个信号引线的相应部分被设置在模塑料220内(包封在模塑料中)。[0024]图2C还进一步示出了第一负电源端子150a和导电夹210的布置。如图2C所示，导电夹210的第一部分210a被设置在(耦接到、焊接到等)第一负电源端子150a上。另外，导电夹210的导电桥210c与第一负电源端子150a间隔开，并且还与正电源端子(图2C中不可见)间隔开，其中正电源端子被布置在与第一负电源端子150a相同的(第一)平面中，如先前所讨论的。换句话讲，在器件210中，导电夹210的导电桥210c可被布置在与第一平面(其中布置有正电源端子和负电源端子150a和150b)平行但非共面的平面(第二平面)中。[0025]参考图2D，示出了器件200的侧(x射线)视图，其示出了器件200的内部结构以及该内部结构与器件200的其他元件(诸如下文进一步讨论的内部结构)的关联。与图2C中的第一负电源端子150a和导电夹210的布置类似，图2D还示出了第二负电源端子150b和导电夹210的布置。例如，如图2D所示，导电夹210的第二部分210b被设置在(耦接到、焊接到等)第二负电源端子150b上。另外，导电夹210的导电桥210c与第二负电源端子150b间隔开(在不同的平行平面中)，并且同样与正电源端子间隔开。与图2C类似，图2D中的正电源端子被第二负电源端子150b遮挡(在第二负电源端子的后面)。然而，正电源端子140的导电触指(该导电触指可设置在模塑料220内)在图2D中示出。[0026]在图2D的示例性器件200中，导电夹210的导电触指210d可与(至少部分地)设置在模塑料220内的第二导电夹240耦接(电耦接、焊接等)。例如，如上面所指出的，导电夹240上用于附接导电夹210的导电触指210d的接触点可通过模塑料暴露(例如，通过蚀刻、磨削、使用模塑夹具等)。[0027]如图2D所示，器件200还包括衬底230、电路100的IGBT 110和120(其实现为第一半导体管芯和第二半导体管芯)和又一个(第三)导电夹250。衬底230包括第一金属层230a和与第一金属层230a电隔离的第二金属层230b。如图2D所示，IGBT 110(呈第一半导体管芯的形式)可设置在第一金属层230a上。例如，参考电路100，在该示例中，实现IGBT 110(例如，功率晶体管对的高侧晶体管)的半导体管芯的集电极端子112(例如，背侧集电极触点)可与第一金属层230a耦接。另外，正电源端子140的一个(或多个)导电触指与衬底230的金属层230a耦接(例如，使用DLA电耦接)。因此，在参考电路100的器件200中，正电源端子140经由金属层230a与IGBT 110的集电极端子112耦接。[0028]在图2D的示例性实施方式中，除了导电夹210之外，第二负电源端子150b(以及第一负电源端子150a，其在图2D中被遮挡)也耦接到(例如，使用DLA电耦接)导电夹240。另外，在图2D的示例中，导电夹240与IGBT 120耦接(电耦接)。例如，参考电路100，导电夹240可与IGBT 120(例如，在第二半导体管芯中实现的电路100的低侧晶体管)的发射极端子124耦接(焊接)。因此，在器件200中，第一负电源端子150a、第二负电源端子150b和导电夹210经由导电夹240与IGBT 120的发射极端子124电耦接。[0029]也如图2D所示，实现IGBT 120的半导体管芯可设置在衬底230的第二金属层230b上。例如，参考电路100，在该示例中，实现IGBT 120(例如，功率晶体管对的低侧晶体管)的9CN112447644A说　明　书5/9页半导体管芯的集电极端子122(例如，背侧集电极触点)可与第二金属层230b耦接。在器件200中，金属层230b与电路100的输出端子160相对应(电耦接)。例如，如图2D所示，输出端子160的一个(或多个)导电触指)与金属层230b耦接(电耦接)。[0030]在器件200中，如图2D所示，第三导电夹250将实现(高侧)IGBT 110的半导体管芯的发射极端子114与衬底的第二金属层230b(例如，IGBT 120的输出端子160和集电极端子122)电耦接。如图2D所示，第二导电夹240和第三导电夹250以彼此平行的非共面布置来布置。在该示例中，随着导电夹240传导与电路100的负电源端子150相关联的电流，并且导电夹250传导与电路100的正电源端子140相关联的电流，它们的平行布置可导致与其相应电流相关联的磁场(至少部分地)彼此抵消，从而导致与当前器件(例如，以共面电流传导实现)相比，器件200中的杂散电感减小。[0031]如图2A至图2D(以及图2E)所示，在器件200中，模塑料220部分地包封衬底230，其中衬底230的表面(例如，底表面)通过模塑料220暴露。衬底230的该表面可用于附接热传递机构，诸如散热器、水夹套等。在器件200中，如上面所指出的，模塑料220还部分地包封导电夹240，其中导电夹240的一个或多个部分(例如，导电夹210的接触点)通过模塑料220暴露。[0032]另外，在器件200中，模塑料220可包封(完全包封)导电夹250以及实现IGBT 110和120的半导体管芯。如先前所指出的，在器件200中，第一负电源端子150a、第二负电源端子150b和导电夹210至少部分地设置在模塑料220的外部。例如，第一负电源端子150a和第二负电源端子150b可延伸出模塑料220(具有设置在模塑料220内的相应部分)，而导电夹210可完全设置在模塑料220之外。[0033]如上面所指出的，图2E是示出器件200沿着图2A所示的方向线2E的视图的示意图。图2E中的视图示出了器件200的负电源端子150a和150b、导电夹210和正电源端子140的布置。图2E还示出了当沿着方向线2E观察时器件200中的信号引线170的布置。与输出端子160(例如，如图2C所示)和信号引线170(例如，如图2C和图2E所示)一样，正电源端子140和负电源端子150a和150b可延伸出模塑料220，其中正电源端子140的一部分以及负电源端子150a和150b中的每个负电源端子的相应部分设置在模塑料220内(包封在模塑料中)。[0034]如图2E所示，器件200的正电源端子140和负电源端子150a和150b被布置在第一平面P1中(例如，是共面的)。负电源端子150a和150b在平面P1中从正电源端子140的相应侧(边缘等)横向地设置。也就是说，在器件200中，正电源端子140被设置在负电源端子150a和150b之间。也如图2E所示，导电夹210的第一部分210a耦接到负电源端子150a，并且导电夹210的第二部分210b耦接到负电源端子150b。[0035]在器件200中，如图2E所示，导电夹210的导电桥210c被设置在第二平面P2中，其中平面P2与平面P1平行但非共面。也就是说，导电桥210c与正电源端子140平行并且间隔开。例如，如图2E所示(另外参考至少图2D)，正交于第一平面和第二平面的线L1可由于正电源端子140和导电桥210c的平行布置(和竖直对准，如图2E所示)而与这两者相交。[0036]由于器件210中的导电夹210被配置为传导与负电源端子150a和150b相关联的电流，因此这种与正电源端子140的平行布置将允许抵消由正电源端子140和导电夹210传导的相应电流产生的磁场。与实现类似于电路100的电路的当前半导体器件封装件相比，此类磁场抵消将实现器件200中的杂散电感的减小(在操作期间)。此外，由于负电源端子150a和150b分别设置在正电源端子140的任一侧上，可实现杂散电感的附加减小，因为这样的布置10CN112447644A说　明　书6/9页可实现相应磁场的附加抵消。[0037]图3是示出根据一个实施方式的用于图2A至图2E的封装半导体器件200的电流路径的示意图。图3中的器件200的视图与图2D所示的器件200(顺时针旋转了90度)的视图相对应。然而，在图3中，仅示出了输出端子160的在模塑料220外部的一部分(如由切割线所指示的)。在图3中包括器件200的元件的参考编号，以用于与至少图2A至图2E进行比较。然而，为了简洁起见，不再相对于图3详细描述这些元件中的每个元件。[0038]在图3中，进一步参考图1中的电路100，线310a、310b和310c(其可统称为线310)示意性地示出与电路100的负电源端子140相关联的电流。例如，线310a示意性地示出流过器件200中的导电夹210的与电路100的负电源端子150相关联的电流。同样，线310b示意性地示出流过器件200的负电源端子150a和150b的与电路100的负电源端子150相关联的电流。图3中的线310c示意性地示出由导电夹240中的线310a和310b(例如，继续到实现IGBT 120的半导体管芯的发射极端子124)所指示的电流的组合。电流310c可通过IGBT 120(在接通时)和衬底230的第二金属层230b在导电夹240与输出端160之间传导。因此，在器件200中的电路100的实施方式中，在输出端子160和第一负电源端子150a之间、在第二负电源端子150b和导电夹210之间的电流路径(在下文称为第一电流路径)从输出端子160开始依次包括衬底230的金属层230b、实现IGBT 220的半导体管芯和导电夹240。[0039]如图3所示，衬底230还可包括设置在衬底230的与第一金属层230a和第二金属层230b相对的侧上的第三金属层230c。诸如在该示例性实施方式中，第三金属层230c可通过衬底230的绝缘层230d与第一金属层230a和230b电隔离。在一些实施方式中，绝缘层230d可为陶瓷层或其他电绝缘材料。在一些实施方式中，第三金属层230c的表面可通过模塑料220暴露，并且散热机构(未示出)(诸如散热器)可与第三金属层230c耦接以消散在器件200的操作期间(例如，由IGBT 110和120)生成的热能。[0040]如图3所示，线320指示从正电源端子140(在图3中被遮挡)到输出端子160的电流路径(在下文称为第二电流路径)。如图3所示，该电流路径从正电源端子240开始可依次包括衬底230的金属层230a、实现IGBT 110的半导体管芯、导电夹250和衬底230的金属层230b。应当理解，接通和断开IGBT 110将沿着线320所指示的第二电流路径调节电流的传导。[0041]如图3所示，第一电流路径和第二电流路径总体上均沿着线C1布置，其中由于器件200的元件的结构以及器件200的各种元件之间的电流路径的过渡而导致电流流动方向发生变化。例如，夹240和夹250可具有方向上的变化，其中那些方向上的变化可具有不同的曲率半径，以便维持第一电流路径(例如，与负电源电流IN相对应，例如，如图1所示)和第二电流路径(例如，与正电源电流IP相对应，例如，如图1所示)的总体平行布置。也就是说，由于器件200的各种元件的布置引起的偏转，平行电流路径可遵循其方向上的变化。例如，如图3所示，第一电流路径和第二电流路径总体上均可沿着线C1布置，沿着它们相应的长度彼此平行(基本上平行、总体上平行等)，其中第一电流路径和第二电流路径均终止于金属层230b处(例如，输出端子160处)。[0042]除了通过导电桥210c和正电源端子140的布置实现的杂散电感减小之外，由线310和320所指示的相应电流路径的这种平行布置将允许抵消由沿着那些路径传导的相应电流引起的磁场。与在无此类平行布置(例如，具有共面电流传导)的情况下实现类似电路的封11CN112447644A说　明　书7/9页装半导体器件相比，该磁场抵消可导致器件200的杂散电感的进一步减小。例如，在一些实施方式中，示例性器件200的杂散电感可以是当前封装实施方式的杂散电感的五分之一或更小(例如，十分之一)。[0043]图4A和图4B是示出根据一个实施方式的可包括在图2A至图2E和图3的封装半导体器件中的半导体器件400的示意图。例如，半导体器件400可用于实现电路100的IGBT 110和120。在一些实施方式中，器件400可为扇出晶圆级封装器件。[0044]图4A示出了器件400的第一侧(例如，顶侧)，而图4B示出了器件400的第二侧(例如，底侧)。如图4A所示，器件400可包括用于在器件400中实现的IGBT的发射极端子触点412。也如图4A所示，器件400可包括用于器件400的IGBT的栅极端子触点416。如图4B所示，器件400可包括用于器件400的(背侧)集电极端子触点414。[0045]图5A至图5G是总体上示出可用于产生本文所述的封装半导体器件的制造流程的示意图。例如，图5A至图5G的制造流程可用于例如根据下文所讨论的图6的方法600来产生示例性器件200。因此，出于说明的目的，将进一步参考图2A至图2E以及图1的电路100(该电路可在器件200中实现)来讨论图5A至图5G。然而，应当理解，图5A至图5G的制造流程可用于产生具有与器件200不同的配置的封装半导体器件，和/或实现与电路100不同的电路。在5A至图5G的示例中，电路100使用彼此平行耦接的多个(两个)高侧IGBT 510a和510b(例如，具有公共集电极节点、公共发射极节点和公共栅极节点)来实现。同样，在图5A至图5G的示例中，电路100使用彼此平行耦接的多个(两个)低侧IGBT 520a和520b(例如，具有公共集电极节点、公共发射极节点和公共栅极节点)来实现。在该示例中，IBGT 510a、510b、520a和520c可各自使用图4A和图4B所示的半导体器件400来实现。[0046]如图5A所示，示例性制造流程(工艺等)可包括：将高侧IGBT 510a和510b附接到衬底230的金属层230a(例如，为高侧IGBT建立公共集电极节点)；以及将低侧IGBT附接到衬底230的金属层230b(例如，为低侧IGBT建立公共集电极节点)。在一些实施方式中，将IGBT 510a、510b、520a和520b附接到衬底230可包括执行焊料丝网印刷操作和焊料回流操作。如上面所讨论的，IGBT 510a、510b、520a和520b的背侧集电极触点可与衬底230的相应的金属层230a和230b耦接(焊接)。在一些实施方式中，衬底230可以是直接结合金属衬底、绝缘金属衬底或任何适当的衬底。[0047]也如图5A所示，衬底230可包括例如用于正电源端子140的DLA附接的接触点540、用于输出端子160的DLA附接的接触点550；以及用于器件200的信号引线170的DLA的接触点570。图5A中还以引用方式示出了接触点560的重叠，示出了用于与导电夹210耦接的导电夹240的接触点的位置(其中导电夹240将如图5D所示进行附接)。也就是说，在图5A(以及图5B和图5C)中示出接触点550，以便仅以引用方式示出导电夹210的导电触指210d的接触点的位置(将例如使用DLA进行附接，如图5F和图5G所示)。如图2D和图3所示，导电夹210和240不接触衬底230的金属层230a(不与金属层耦接)，如果形成了此类连接，则这将导致电路100的正电源端子140和负电源端子150发生电短路。[0048]如图5B所示，可形成引线键合575以将相应的接触点570(以及待附接的信号引线170)与IGBT 510a、510b、520a和520b的相应的栅极端子(诸如高侧IGBT 510a的栅极端子516和低侧IGBT 520a的栅极端子526)电耦接。如图5C所示，导电夹250可附接到高侧IGBT 510a和510b的发射极端子以及衬底230的金属层230b，诸如在图2D所示的布置中。在一些实12CN112447644A说　明　书8/9页施方式中，焊料点焊和/或焊料丝网印刷可用于附接导电夹250。[0049]参考图5D，导电夹240、电源端子140、150a和150b；输出端子160；和信号引线170可附接到图5C的组件，诸如在图5D以及图2A至图2E所示的布置中。与如图5C所示的导电夹250的附接一样，导电夹240、电源端子140、150a和150b；输出端子160；和信号引线170的附接可包括执行焊料点焊和/或焊料丝网印刷操作。另外，在导电夹240、电源端子140、150a和150b；输出端子160；和信号引线170的附接之后，可执行焊料回流操作以将导电夹250、导电夹240、电源端子140、150a和150b；输出端子160；和信号引线170在组件中回流焊接并且耦接(焊接)在适当位置。[0050]图5D还示出了导电夹240上的接触点550(例如，用于夹210的导电触指210d的DLA)，这些接触点与图5A至图5C所示的接触点550的重叠相对应。在一些实施方式中，导电夹250、导电夹240、电源端子140、150a和150b；输出端子160；和信号引线170可包括铜、镀铜、铜合金、其他导电金属等，其中所使用的一种或多种特定材料将取决于具体实施方式。[0051]如图5E所示，可执行模塑操作(例如，凝胶模塑或传递模塑操作)以将图5D的组件的各部分包封在模塑料220中。如图5E所示，导电夹240上的接触点550通过模塑料220中的开口555暴露。在一些实施方式中，可使用蚀刻操作、磨削操作、模塑夹具等来限定开口555。[0052]如图5F和图5G所示，导电夹210可与负电源端子150a和150b以及导电夹240耦接(例如，使用DLA)，诸如在图5G以及图2A至图2E所示的配置中。例如，如图5F和图5G所示，导电夹210的第一部分210a可与第一负电源端子150a耦接，并且导电夹210的第二部分210b可与第二负电源端子150b耦接。另外，导电夹210的导电触指210d可与导电夹240的接触点550耦接。在该示例中，夹210的导电触指210d被至少部分地设置在模塑料220中的开口555中。[0053]图6是示出用于产生封装半导体器件的方法600的流程图，该方法可实现图5A至图5G的制造流程以产生示例性器件200。因此，出于说明的目的，将进一步参考5A至图5G以及图1至图2E、电路100和器件200来描述方法600。然而，应当理解，方法600可用于实现变化的或与图5A至图5G的制造流程不同的制造流程。另外，方法600可用于产生具有与器件200不同的配置的封装半导体器件，和/或实现与电路100不同的电路。[0054]在框610处，方法600包括将半导体管芯附接(耦接)到衬底，诸如将高侧IGBT 510a和510b以及低侧IGBT 520a和520b附接到衬底230的相应的金属层230a和230b，诸如图5A所示。在一些实施方式中，在框610处，可使用焊料丝网印刷操作和焊料回流操作将半导体管芯附接(耦接)到衬底。在框620处，方法600包括形成引线键合(诸如图5B中的引线键合570)，这些引线键合将相应的信号引线170(例如，将使用DLA来附接)与IGBT器件510a、510b、520a和520b的相应的栅极端子(例如，516和526)电耦接。在一些实施方式中，可在框620处形成附加的引线键合570以与正实现的电路的其他元件(诸如上文例如相对于图1所述的电气连接件和元件)进行电气连接。[0055]在框630处，方法600包括将第一导电夹与框620的组件安装(附接、耦接)，诸如将导电夹250与图5B的组件耦接，如图5C所示。框630处的夹安装可包括焊料点焊或焊料印刷高侧IGBT 510a和510b的发射极端子触点以及衬底230的金属层230b。在框640处，方法600包括安装(例如，使用焊料点焊和/或焊料丝网印刷)：第二导电夹诸如导电夹240；电源端子(例如，电源端子140、150a和150b)；输出端子诸如输出端子160；和信号引线诸如信号引线170，诸如在图5D以及图2A至图2E所示的布置中。在框650处，可执行焊料回流操作以使在框13CN112447644A说　明　书9/9页630和640处所施加的焊料回流并且将框630和640的导电夹、电源端子、输出端子和信号引线耦接(电耦接)在它们在器件200中的相应位置。[0056]在框660处，方法600包括：在框650的焊料回流之后模塑(例如，使用传递模塑、凝胶模塑等)框650和/或图5D的组件；以及执行修整和精加工操作(例如，以暴露导电夹上的接触点，将各封装件器件彼此分开等)。框660的模塑和修整操作可导致组件具有如图5E所示的配置。在框670处，方法600可包括将第三导电夹安装和焊接(例如，使用另一个焊料回流操作)到封装组件，诸如将夹210附接和焊接到负电源端子150a和150b以及导电夹240的接触点550，例如，如图5F和5G所示。[0057]应当理解，在前面的描述中，当元件诸如层、区域或衬底被提及在另一个元件上，连接到另一个元件，电连接到另一个元件，耦接到另一个元件，或电耦接到另一个元件时，该元件可直接在另一个元件上，连接或耦接到另一个元件，或者可以存在一个或多个中间元件。相反，当元件被提及直接在另一个元件或层上、直接连接到另一个元件或层、或直接耦接到另一个元件或层时，不存在中间元件或层。虽然在整个具体实施方式中可能不会使用术语直接在…上、直接连接到…、或直接耦接到…，但是被示为直接在元件上、直接连接或直接耦接的元件能以此类方式提及。本申请的权利要求书可被修订以叙述在说明书中描述或者在附图中示出的示例性关系。[0058]如在本说明书中所使用的，除非根据上下文明确地指出特定情况，否则单数形式可包括复数形式。除了附图中所示的取向之外，空间相对术语(例如，在…上方、在…上面、在…之上、在…下方、在…下面、在…以下、在…之下、在…顶部、在…底部等)旨在涵盖器件在使用或操作中的不同取向。在一些实施方式中，在…上面和在…下面的相对术语可分别包括竖直地在…上面和竖直地在…下面。在一些实施方式中，术语邻近能包括横向邻近或水平邻近。[0059]一些实施方式可使用各种半导体处理和/或封装技术来实现。一些实施方式可以使用与半导体衬底相关联的各种类型的半导体器件处理技术来实现，该半导体衬底包括但不限于例如硅(Si)、碳化硅(SiC)、砷化镓(GaAs)、氮化镓(GaN)等。[0060]虽然所描述的实施方式的某些特征已经如本文所述进行了说明，但是本领域技术人员现在将想到许多修改形式、替代形式、变化形式和等同形式。因此，应当理解，所附权利要求书旨在涵盖落入具体实施的范围内的所有此类修改形式和变化形式。应当理解，这些修改形式和变化形式仅仅以举例而非限制的方式呈现，并且可以进行形式和细节上的各种变化。除了相互排斥的组合以外，本文所述的设备和/或方法的任何部分可以任意组合进行组合。本文所述的实施方式能包括所描述的不同实施方式的功能、部件和/或特征的各种组合和/或子组合。14CN112447644A说　明　书　附　图1/11页图115CN112447644A说　明　书　附　图2/11页16CN112447644A说　明　书　附　图3/11页图2C图2D17CN112447644A说　明　书　附　图4/11页图2E18CN112447644A说　明　书　附　图5/11页图319CN112447644A说　明　书　附　图6/11页图4A图4B20CN112447644A说　明　书　附　图7/11页图5A图5B21CN112447644A说　明　书　附　图8/11页图5C图5D22CN112447644A说　明　书　附　图9/11页图5E图5F23CN112447644A说　明　书　附　图10/11页图5G24CN112447644A说　明　书　附　图11/11页图625