北京航空航天大学2011～2012学年第二学期数字EDA期末考试试卷（2012年5月23日）班级：__________；学号：______________；姓名：__________________；成绩：___________注意事项：1、填空题与选择题直接在试题上作答2、设计题在答题纸上作答正题：一、填空题（共30分，每道题3分）1．写出
表
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达式以实现对应电路的逻辑功能。ABFassignF=E^((A&B)|(!(C&D)))CDE2．根据图中输入输出关系将Verilog模块定义补充完整，其中信号A为5比特宽度，其余信号为1比特宽度。moduletblock(A,B,C);output[4:0]A;CAtblock5-bit宽inputB;BinoutC;……//省略了功能描述endmodule//模块结束3．IEEE
标准
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的硬件描述语言是verilogHDL和VHDL。4．你所知道的可编程逻辑器件有（至少两种）：FPGA,CPLD,GAL,PAL（任写其二）。5．假定某4比特位宽的变量a的值为4’b1011，计算下列运算表达式的结果&a=1’b0~a=4’b0100{3{a}}=12’b101110111011{a[2:0],a[3]}=4’b0111(a<4’d3)||(a>=a)=1’b1!a=1’b06．Verilog语言规定了逻辑电路中信号的4种状态，分别是0，1，X和Z。其中0表示低电平状态，1表示高电平状态，X表示不定态（或未知状态），Z表示高阻态。7．下面两段代码中信号in，q1，q2和q3的初值分别为0，1，2和3，那么经过1个时钟周期后，左侧程序中q3的值变成0，右侧程序中q3的值变成2。always@(posedgeclk)always@(posedgeclk)beginbeginq1=in;q1<=in;q2=q1;q2<=q1;q3=q2;q3<=q2;endend8．Verilog语言规定的两种主要的数据类型分别是wire(或net)和reg。程序模块中输入，输出信号的缺省类型为wire(或net)。9．一个大型的组合电路总延时为100ns，采用流水线将它分为两个较小的组合电路，理论上电路最高工作频率可达20MHz。10．块语句有两种，一种是begin-end语句，通常用来标志顺序执行的语句；一种是fork-join语句，通常用来标志并行执行的语句。二、选择填空题（共30分，每道题3分）。1．inout端口可以定义成下列哪种数据类型（B）。A、reg类型B、net类型C、reg或net类型D、整数类型2．下列数组描述中不正确的代码是（D）。A、integercou[7:0];B、regbool[16:0];C、integermat[4:0][0:127];D、reg[8*8:1]carray_value;3．下列描述中采用时钟正沿触发且reset异步下降沿复位的代码描述是（C）A、always@(posedgeclk,negedgereset)if(reset)B、always@(posedgeclk,reset)if(!reset)C、always@(posedgeclk,negedgereset)if(!reset)D、always@(negedgeclk,posedgereset)if(reset)4．下列代码描述中，不能产生时序逻辑的（A）A、always(*)begainif(a&b)rega=c;elserega=0;endB、always(*)begainif(a&b)rega=c;y=rega;endC、always@(a)begainCase(a)2’b00:out=4’b0001;2’b01:out=4’b0010;2’b10:out=4’b0100;endcaseend5．在高速系统设计中，下列哪种优化方案的目的不是为了提高系统的工作频率（D）A、流水线B、树型结构C、迟置信号后移D、资源共享6．状态机的编码风格包括一段式、两段式和三段式，下列描述正确的是（C）A、一段式寄存器输出，易产生毛刺，不利于时序约束；B、二段式组合逻辑输出，不产生毛刺，有利于时序约束；C、三段式寄存器输出，不产生毛刺，有利于时序约束；D、所有描述风格都是寄存器输出，易产生毛刺，有利于时序约束。7．下列描述代码可综合的是（C）A、fork…joinB、assign/deassignC、if…else和caseD、repeat和forever8．关于过程块以及过程赋值描述中，下列正确的是（A）A、在过程赋值语句中表达式左边的信号一定是寄存器类型；B、过程块中的语句一定是可综合的；C、在过程块中，使用过程赋值语句给wire赋值不会产生错误；D、过程块中时序控制的种类有简单延迟、边沿敏感和电平敏感。9．关于函数的描述下列说法不正确的是（B）A、函数定义中不能包含任何时序控制语句；B、函数至少有一个输入，包含任何输出或双向端口；C、函数只返回一个数据，其缺省为reg类型；D、函数不能调用任务，但任务可以调用函数。10．Verilog语言与C语言的区别，不正确的描述是（C）A、Verilog语言可实现并行计算，C语言只是串行计算；B、Verilog语言可以描述电路结构，C语言仅仅描述算法；C、Verilog语言源于C语言，包括它的逻辑和延迟；D、Verilog语言可以编写测试向量进行仿真和测试。三、（10分）试设计一个3/8译码器，规定模块定义为moduleDecoder(Out,In,En),其中Out为译码器输出，In为译码器输入，En为译码使能输入。要求：写出3/8译码器VerilogHDL设计程序并注释；标准答案1：moduledecoder(Out,In,En);(2分)output[7:0]out;input[2:0]in;inputen;//IO定义（3分）assignout=(en==0)?0:1’b1<
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