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数字电路第八章.ppt

数字电路第八章

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2019-04-27 0人阅读 举报 0 0 暂无简介

简介:本文档为《数字电路第八章ppt》,可适用于高等教育领域

随机存取存储器(RAM)只读存储器(ROM)可编程逻辑器件(PLD)*复杂可编程逻辑器件(CPLD)现场可编程门阵列(FPGA)教学基本要求:掌握半导体存储器字、位、存储容量、地址、等基本概念。正确理解RAM、ROM的工作原理了解半导体存储器的存储单元的组成及工作原理。掌握RAM、ROM的典型应用。正确理解PLD的结构及工作原理。随机存取存储器(RAM)RAM的结构与工作原理*RAM举例RAM存储容量的扩展RAM存储单元(SRAM、DRAM)RAM的基本结构字长(位数)的扩展字数的扩展概述存储器分类:RAM(RandomAccessMemory)ROM(ReadOnlyMemory)SRAMDRAM固定ROM可编程ROMOTPROMUVPROMEPROM半导体存储器是用来存储大量二值数据的器件。RAM是随机存取存储器在任意时刻对任意单元可进行存取(即:读写)操作。RAM特点:灵活-程序、数据可随时更改易失-断电或电源电压波动,会使内容丢失。ROM是只读存储器在正常工作状态只能读出信息不能随时写入。ROM特点:非易失性-信息一旦写入即使断电信息也不会丢失具有非“易失”性特点。常用于存放固定信息(如程序、常数等)。编程较麻烦-需用专用编程器。存储矩阵用于存放二进制数一个单元放一位排列成矩阵形式。读写控制电路完成对选中的存储单元进行读出或写入数据的操作。把信息存入存储器的过程称为“写入”操作。反之从存储器中取出信息的过程称为“读出”操作。地址译码器的作用是对外部输入的地址码进行译码以便唯一地选择存储矩阵中的一个存储单元。RAM的基本结构例如:容量为×的存储器根列地址选择线根行地址选择线×=个存储单元译码方式单译码双译码n位地址构成n条地址线。若n=则有条地址线将地址分成两部分分别由行译码器和列译码器共同译码其输出为存储矩阵的行列选择线由它们共同确定欲选择的地址单元。若给出地址AA=将选中哪个存储单元读写?···············列地址译码器行地址译码器XXXAAAAAAAAYYY存储单元若容量为×的存储器有个字根地址线AA但其数据线有根每字位。根列地址选择线根行地址选择线个存储单元若给出地址AA=哪个单元的内容可读写?静态RAM存储单元(SRAM)以六管静态存储单元为例基本RS触发器Xi=T、T截止触发器与位线隔离。TT构成一个存储单元。T、T为负载T、T为基本RS触发器。来自行地址译码器的输出Xi(行选择线)Yj(列选择线)数据线数据线D�EMBEDEquation���位线�EMBEDEquation���位线BTTTTTTVDDVGGTT存储单元unknownunknownunknownunknownXi=T、T导通触发器与位线接通。Yj=T、T均导通触发器的输出与数据线接通该单元数据可传送。来自列地址译码器的输出静态RAM存储单元(SRAM)以六管静态存储单元为例来自行地址译码器的输出三管动态RAM存储单元电路如图:由于漏电流的存在电容上存储的数据(电荷)不能长久保存因此必须定期给电容补充电荷以避免存储数据的丢失这种操作称为再生或刷新。下面分三个过程讨论:写入数据读出数据刷新数据存储数据的电容存储单元写入数据的控制门读出数据的控制门写入刷新控制电路Xi(行选择线)Yj(列选择线)写入刷新控制存储单元“写”位线“读”位线DIDOTTTCVDDR�EMBEDEquation���TTGGG>unknownunknownunknown当Xi=Yj=时T、T、T、T均导通此时可以对存储单元进行存取操作。若DI=电容充电若DI=电容放电。当Xi=Yj=时写入的数据由C保存。G导通G截止输入数据DI经G反相被存入电容C中。Xi(行选择线)Yj(列选择线)写入刷新控制存储单元“写”位线“读”位线DIDOTTTCVDDR�EMBEDEquation���TTGGG>unknownunknownunknown当Xi=Yj=时T、T、T、T均导通此时可以对存储单元进行存取操作。读位线信号分两路一路经T由DO输出另一路经G、G、T对存储单元刷新。G导通G截止若C上充有电荷T导通读位线输出数据反之T截止输出数据。Xi(行选择线)Yj(列选择线)写入刷新控制存储单元“写”位线“读”位线DIDOTTTCVDDR�EMBEDEquation���TTGGG>unknownunknownunknown若读位线为低电平经过G反相后为高电平对电容C充电若读位线为高电平经过G反相后为低电平电容C放电当且Xi=时C上的数据经T、T到达“读”位线然后经写入刷新控制电路对存储单元刷新。此时,Xi有效整个一行存储单元被刷新。由于列选择线Yj无效因此数据不被读出。Xi(行选择线)Yj(列选择线)写入刷新控制存储单元“写”位线“读”位线DIDOTTTCVDDR�EMBEDEquation���TTGGG>unknownunknownunknown当T导通时电容CS上的信息被传送到位线上或者位线上的数据写入CS中。读出时由于CW的存在且CW>>CS使位线上得到的电压远小于CS上原来存储的电压因此需经读出放大器对输出信号进行放大同时由于CS上的电荷减少必须每次读出后要及时对读出单元进行刷新Xi(行选择线)存储电容位线杂散电容TCWCSunknownunknownunknown当CS=时选中该单元若RW=三态门、关,开数据通过门传到IO口进行读操作当CS=时三态门均为高阻态IO口与RAM内部隔离。当Xi和Yi中有一消失该单元与数据线联系被切断由于互锁作用信息将被保存。若RW=门、开门关数据将从IO口通过门、向T、T写入进行写操作。YiDIOTYiDTRWCSunknownunknownunknownunknownRAM的操作与定时自学位数(字长)的扩展DDDDDDDD位扩展可以用多片芯片并联的方式来实现。即地址线、读写线、片选信号对应并联各芯片的IO口作为整个RAM输入出数据端的一位。例用K×位的RAM扩展为K×位的RAM即该芯片字数的扩展字数的扩展可利用外加译码器控制存储器芯片的片选输入端CS来实现。假设某芯片的存储容量为:K×(即字×位)。数据线共有:地址线共有:根(A~A)根(D~D)字数的扩展例将K×位的RAM扩展为K×位的RAM芯片有效输出端AAIYIIYIIIYIVY字数、位数同时扩展例用×的RAM扩展为K×位的RAM高四位低四位该芯片是摩托罗拉公司生产的静态RAM脚双列直插封装。位RAM()的结构框图个存储单元排列成×列的矩阵输入输出控制电路参考资料:故其容量为:字×位(又称为K×)RAM共有根地址线根数据线。只读存储器(ROM)只读存储器工作时其存储的内容固定不变。且只能读出不能随时写入。工作时将一个给定的地址码加到ROM的地址输入端便可在它的输出端得到一个事先存入的确定数据。ROM的分类按存贮矩阵中器件类型固定ROMPROMEPROMFlashMemaryEPROM二极管ROM三极管ROMMOS管ROM按写入方式厂家装入数据永不改变用户装入只可装一次永不改变用户装入紫外线擦除用户装入电可擦除高集成度大容量低成本,使用方便固定ROM主要由地址译码器、存储单元矩阵和输出缓冲器三部分组成。字线容量=字线×位线位线存储或矩阵字线位线存储单元译码与矩阵输出缓冲器任何时刻只有一根字线为高电平。AAAAYYYYDDDD地址译码器ENAAAAYYYYDDDD地址译码器ENVVDD有一种可编程序的ROM在出厂时全部存储“”用户可根据需要将某些单元改写为“”,但是只能改写一次称为PROM。若将熔丝烧断该单元则变成“”。显然一旦烧断后不能再恢复。二、可编程ROM(PROM)存储单元采用N沟道叠栅管(SIMOS)。其结构如下:()用于存储固定的数据、表格()码制变换()用户程序的存贮()构成组合逻辑电路*例用ROM实现十进制译码显示电路。mmmm……���������������������������������������������������������������������������������������������������������������������������������EMBEDEquation���gfedcbaD�EMBEDEquation���DDDDROMABCDAAAAROMDD地址单元的内容对应七段数码地址单元的内容对应七段数码这些单元不用unknownunknown例用ROM实现逻辑函数。mmmmDDDD*例电路如图试画出F波形CPQQQF*()ROM在波形发生器中的应用**PLD的电路表示法可编程阵列逻辑器件(PAL)简介可编程通用阵列逻辑器件(GAL)从逻辑功能的特点来看数字电路可分为通用型和专用型两种。前面介绍的都属于通用型。如门电路、计数器、寄存器等。还有很多电路实现复杂逻辑功能是为某种用途专门设计的集成电路称为专用集成电路简称ASIC。引言可编程逻辑器件简称PLD(ProgrammableLogicalDevice)。它属于通用器件但它的逻辑功能是由用户通过编程来设定的。PLD的集成度很高足以满足一般数字系统的要求。由PLD编程的开发系统由硬件和软件两部分构成。硬件为计算机、专用编程器等软件为集成开发软件、ABEL、VerilogHDL、VHDL等语言。在系统可编程器件isp的编程更为简单不需专门的编程器只要将计算机运行的编程数据直接写入PLD即可。按集成密度分为可编程逻辑器件的分类按结构分为-基于与或阵列结构的器件SPLD(PROM、PLA、PAL、GAL)、CPLD(EPLD),并称之为PLD。-基于门阵列结构的器件(FPGA)按编程工艺分为熔丝和反熔丝编程器件。如:Actel的FPGA器件。SRAM器件。如:Xilinx的FPGA器件。UEPROM器件即紫外线擦除电编程器件。如大多数的EPLD器件。EEPROM器件。如:GAL、CPLD器件。乘积项连接方式基本门表示法或项或门例:L全积项L悬浮L硬线连接×LLGABLvsdBAD�EMBEDVisioDrawing���CL=ABCDDDDDvsdvsd基本的PLD结构可编程与阵列固定或阵列A与门阵列B或门阵列输入输出�EMBEDVisioDrawing����EMBEDVisioDrawing���ZYvsdvsdvsdvsdPAL的结构输入端输入输出端输出三态门输入缓冲器可编程与阵列PAL是年代末由MMI公司最先推出的一种可编程逻辑器件它采用双极型工艺制作熔丝式编程方式。�EMBEDVisioDrawing����EMBEDVisioDrawing����EMBEDVisioDrawing����EMBEDVisioDrawing����EMBEDVisioDrawing����EMBEDVisioDrawing����EMBEDVisioDrawing����EMBEDVisioDrawing���vsdvsdPAL的几种输出电路结构和反馈形式①专用输出结构:只包含一个可编程的与逻辑阵列和一个固定的或逻辑阵列。②可编程输入输出结构:输出三态缓冲器的控制端由与阵列的一个乘积项给出。③寄存器输出结构:可存储或逻辑阵列的输出状态可构成时序逻辑电路。④异或输出结构:可实现保持和取反操作。⑤运算选通反馈结构。AnBnCnAnBnAnCnBnCn①专用输出结构:全加器输出端不能当输入端用PALH,H,L,L,C�EMBEDVisioDrawing����EMBEDVisioDrawing���“与”阵列(可编程)CnSn“或”阵列(固定)AnBnCnvsd②可编程输入输出结构:×××II当I=I=时脚为输出端脚可作输入端用。PALL,L�EMBEDVisioDrawing����EMBEDVisioDrawing���vsdvsd③寄存器输出结构:QD=ID=Q移位寄存器PALR,R,R④异或输出结构:××××××××××当I=时D=Q保持QPALX,X,XB××××××××××××××××ABABABAABAABABABABPALX,PALAPAL器件产品型号说明()生产厂家对PAL器件的命名前面一般还有厂家的标志()代表制造工艺:空白代表TTLC代表CMOS()代表PAL器件的最大阵列输入数()代表输出电路类型(见另页)。()代表最大的组合输出端数目或最大的寄存器数目。()表示器件功耗级别、速度等级封装形式等信息。表PAL器件的输出电路类型代号意义例子H高电平输出(ActiveHighOutput)PALHL低电平输出(ActiveLowOutput)PALLP输出极性可编程(ProgrammableOutputPolarity)PALPC互补式输出(ComplementaryOutput)PALCX带异或门输出(ExclusiveORGate)PAL(R带寄存器输出(RegisteredOutput)PALRRP输出极性可编程且带寄存器的输出(RegisteredwithProgrammableProarity)PALRPRA带有非同步的寄存器输出(RegisteredAsynchronous)PALRAPAL应用举例用PAL器件设计一个数值判别电路。要求判别四位二进制数ABCD之大小属于三个区间的哪一个区间内。解:设Y=表示ABCD的数值在之间设Y=表示ABCD的数值在之间设Y=表示ABCD的数值在之间则可列真值表如下:写出表达式:输入输出ABCDYYY输入输出ABCDYYY卡诺图化简:这是一组具有四输入变量三输出端的组合逻辑函数。用PAL器件实现应选四个以上输入端三个以上输出端的器件且至少有一个输出含有三个以上的乘积项。所以可选择PALH。然后按表达式进行编程即可。Y=ABACD可编程通用阵列逻辑器件(GAL)PAL由于采用的是双极型熔丝工艺一旦编程后不能修改同时输出结构类型太多给设计和使用带来不便。年LATTICE公司首先推出了另一种新型的可编程逻辑器件通用阵列逻辑(GAL)。它是一种可以多次编程的器件采用电可擦除的ECMOS工艺制成并且在输出端设置了可编程的输出逻辑宏单元(OutputLogicMacroCell,简称OLMC)。通过编程可将OLMC设置成不同的工作状态于是一片GAL便可实现PAL所有输出电路的工作模式从而增强了器件的通用性。而且GAL工作速度快功耗小是产品开发研制的理想器件。常用的GAL有两种:GALV(脚双列直插)和GALV(脚双列直插)以GALV为例。、GAL的基本结构:GAL的电路结构与PAL类似由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路组成只不过GAL的输出电路采用了可编程的OLMC利用软硬件开发工具对芯片编程写入后可方便地实现组合、时序逻辑电路且芯片设有加密位为技术保密提供了方便。GALV的电路结构图如下:可编程的与阵列个输入缓冲器个反馈输入缓冲器个三态输出缓冲器个输出逻辑宏单元OLMCCLK输入缓冲器输出使能缓冲器阵列中共有可编程单元个在GAL中除与逻辑阵列外还有另外一些编程单元。与逻辑阵列与逻辑阵列电子标签电子标签→第列:与逻辑阵列的编程单元可得共个乘积项。第列:电子标签。供用户记载各种信息如器件型号、电路名称、编程日期、次数等。第列:制造厂家保留的地址空间。用户记不能使用。第列:结构控制字其长度为位。用于OLMC工作模式的设定和个乘积项禁止的设定。第列:加密单元只占一位。该位一旦被编程则无法对与逻辑阵列编程。只有在与逻辑阵列被整体擦除时才能将加密单元同时擦除。第列:整体擦除。对该单元寻址并执行整体擦除命令时所有编程单元被擦除。器件返回原始状态。、输出逻辑宏单元(OLMC)结构个或门个异或门个D触发器功能:将与阵列的乘积项进行逻辑或然后送到异或门A与极性控制信号XOR(n)异或。当XOR(n)=时异或门对A反XOR(n)=时异或门输出为A。如XOR()=表示第号引脚输出信号的极性是高有效。存储异或门的输出信息。只要有一个OLMC设置成寄存器输出组态则号脚就是CP时钟信号。、输出逻辑宏单元(OLMC)结构结构控制字结构控制字产生对多路开关的地址控制信号、输出逻辑宏单元(OLMC)结构乘积项选择器(选)输出选择器(选)三态选择器(选)反馈选择器(选)GAL器件的各种功能配置是由结构控制字来控制的。用户可通过编程软件自动设置个结构控制字就可使OLMC定义成如下表所示的五种不同的功能组合。从表中可以看出只要给器件写入不同的结构控制字就能够得到不同类型的输出结构。这些结构完全可以取代PAL器件的所有输出结构形式。功能SYNACAC(n)XOR(n)输出极性备注专用输入脚为数据输入端输出三态门不通专用组合输出低有效高有效脚为数据输入端组合输出三态门选通反馈组合输出低有效高有效同上三态门由第一乘积项选通反馈取自IO口时序电路中的组合输出低有效高有效为CP为OE该宏单元为组合输出但至少有一个宏单元为寄存器输出寄存器输出低有效高有效为CP为OE一般采用ABEL、CUPL、GALLABFM或FM(FastMap)等。ABEL、CUPL为高级开发软件具有自动化简功能在输入文件中可采用逻辑表达式、真值表和状态转换图三种逻辑描述方法是编译型的通用软件具有源文件格式简单、易学等特点。、GAL器件产品型号说明:endGALVQRM½功耗功耗=ns=ns塑料双列直插D=陶瓷双列直插M=军用()CPLD的结构CPLD的编程复杂的可编程逻辑器件(CPLD)与PAL、GAL相比CPLD的集成度更高有更多的输入端、乘积项和更多的宏单元复杂的可编程逻辑器件(CPLD)每个块之间可以使用可编程内部连线(或者称为可编程的开关矩阵)实现相互连接。CPLD器件内部含有多个逻辑单元块每个逻辑单元块都相当于一个GAL器件CPLD的结构逻辑块逻辑块逻辑块逻辑块逻辑块逻辑块逻辑块逻辑块可编程内部连线矩阵IOIO通用的CPLD器件逻辑块的结构CPLD的结构ispLSI的结构框图CPLD的结构、通用逻辑块(GLB)的结构CPLD的结构个输入可产生个乘积项线或相同的乘积项可以被多个输出宏单元使用乘积项共享通用逻辑块(GLB)的配置举例CPLD的结构异或高速旁路单乘积项旁路共享同步时钟异步时钟GLB第乘积项提供第或第乘积项提供、IO单元的结构图CPLD的结构通过对IO单元中可编程单元的编程可将引脚定义为:“输入”、“输出”或“双向”功能IO单元的配置形式CPLD的结构、输出布线区(ORP)的结构CPLD的结构由开发软件的布线程序自动完成。可将每个GLB的输出送到本宏模块内任意个IO单元中。、时钟分配网络CPLD的结构IO单元时钟用户定义的内部时钟CPLD的编程ispLSI器件的ECMOS单元编程结构示意图……………行地址输入SDOSDI数据输入DSRLDSRHDMUX行行ECMOS单元阵列LLLLLSDOispLSI的编程是在计算机控制下进行的。计算机根据用户编写的源程序运行开发系统软件产生相应的编程数据和编程命令通过五线编程电缆接口与ispLSI连接如图所示:CPLD的编程ispLSISCLKMODESDISDO将电缆接到计算机的并行口通过编程软件发出编程命令将编程数据文件(*JED)中的数据转换成串行数据送入芯片。五线编程接口除此五根信号线外还需一根地线一根对ispLSI所在系统电源电压的监视线共根连接线。另外还可将多个ispLSI器件以串行的方式连接起来一次完成多个器件的编程。这种连接方式称为菊花链连接。CPLD的编程�EMBEDEquation���ispLSISCLKMODESDISDOispLSIispLSISDISDISDISDOSDOSDOUUUunknown现场可编程逻辑器件(FPGA)FPGA中编程实现逻辑功能的基本原理现场可编程门阵列结构编程实现原理简介现场可编程门阵列(FPGA)与基于“与或”阵列结构PLD的可编程器件相比FPGA不受“与或”阵列结构上的限制以及含有触发器和IO端数量上的限制可以靠内部的逻辑单元以及它们的连接构成任何复杂的逻辑电路更适合实现多级逻辑功能并且具有更高的密度和更大的灵活性。目前已成为设计数字电路或系统的首选器件之一。现场可编程门阵列结构FPGA的结构示意图CLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB布线区IOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBdoc图FPGA的结构示意图IOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOB布线区CLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB简化的CLB原理框图现场可编程门阵列结构·········C(C(MMMMMMMMMMMMMMMMMMMM逻辑函数产生器G逻辑函数产生器FFFFFGGGGQRDSDECDQRDSDECDSR控制SR控制ECSRHDINHH((逻辑函数产生器HG’H’F’K(CLOCK)可编程数据选择器DINF’G’H’G’H’H’G’F’DINYQYXQXMSRAM存储单元具有快速进位的位二进制加法器时的原理框图现场可编程门阵列结构GGGGFFFFCINCOUTSSCOUTCINCOUTABGBAFG的进位逻辑F的进位逻辑CLB构成的两个×位单口RAM原理框图现场可编程门阵列结构ECDDWEC(CG(GF(FK(CLOCK)G’F’线线写译码器线线写译码器存储单元阵列存储单元阵列MUX’MUX’写脉冲写脉冲DINDIN数据读出地址数据读出地址双口RAM原理框图现场可编程门阵列结构数据读出地址数据读出地址DINDIN写脉冲写脉冲MUX’MUX’存储单元阵列存储单元阵列线线写译码器线线写译码器F’G’(CLOCK)KF(FG(GECDDWEC(C简化的IOB原理框图现场可编程门阵列结构∨∨上拉下拉控制摆率控制TDOCLKIOICEICLKIOutCEQQCED输出三态缓冲器输入缓冲器VDD可编程连线资源示意图现场可编程门阵列结构全局时钟线长线长线单长线双长线双长线PSMPSMPSMPSMPSMPSMCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB可编程开关矩阵及结构现场可编程门阵列结构MMMMMM每个开关矩阵中的路开关管CLB输入输出的布线连接图现场可编程门阵列结构M双长线单长线双长线长线可编程开关点FCG长线双长线全局时钟线单长线双长线长线FCGGCFGCFKXXQYQYCLB编程实现原理简介编程数据存储单元阵列结构······地址移位寄存器配置数据移位寄存器地址输入地址时钟字线字线···字线m位线位线位线n存储单元存储单元存储单元存储单元存储单元存储单元存储单元存储单元存储单元配置控制写控制数据时钟数据输入VDD*****

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