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cadence教程第三章 Diva验证工具的使用说明

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cadence教程第三章 Diva验证工具的使用说明 Diva验证工具使用说明 第三章 Diva验证工具使用说明 版图绘制要根据一定的设计规则来进行,也就是说一定要通过DRC(Design Rule Checker)检查。编辑好的版图通过了设计规则的检查后,有可能还有错误,这些错误不是由于违反了设计规则,而是可能与实际线路图不一致造成。版图中少连了一根铝线这样的小毛病对整个芯片来说都是致命的,所以编辑好的版图还要通过LVS(L...

cadence教程第三章 Diva验证工具的使用说明
Diva验证工具使用说明 第三章 Diva验证工具使用说明 版图绘制要根据一定的设计规则来进行,也就是说一定要通过DRC(Design Rule Checker)检查。编辑好的版图通过了设计规则的检查后,有可能还有错误,这些错误不是由于违反了设计规则,而是可能与实际线路图不一致造成。版图中少连了一根铝线这样的小毛病对整个芯片来说都是致命的,所以编辑好的版图还要通过LVS(Layout Versus Schematic)验证。同时,编辑好的版图通过寄生参数提取程序来提取出电路的寄生参数,电路仿真程序可以调用这个数据来进行后模拟。下面的框图可以更好的理解这个流程。 验证工具有很多,我们采用的是Cadence环境下集成的验证工具集DIVA。下面先对DIVA作一个简单介绍。 DIVA是Cadence软件中的验证工具集,用它可以找出并纠正设计中的错误:它除了可以处理物理版图和准备好的电气数据,从而进行版图和线路图的对查(LVS)外。还可以在设计的初期就进行版图检查,尽早发现错误并互动地把错误显示出来,有利于及时发现错误所在,易于纠正。 DIVA工具集包括以下部分: 1. 设计规则检查(iDRC) 2. 版图寄生参数提取(iLPE) 3. 寄生电阻提取(iPRE) 4. 电气规则检查(iERC) 5. 版图与线路图比较程序(iLVS) 需要提到的是:Diva中各个组件之间是互相联系的,有时候一个组件的执行要依赖另一个组件先执行。例如:要执行LVS就先要执行DRC。在Cadence系统中,Diva集成在版图编辑程序Virtuoso和线路图编辑程序Composer中,在这两各环境中都可以激活Diva。要运行Diva前,还要准备好规则验证的文件。可以把这个文件放在任何目录下,这些规则文件的写法下面专门会进行说明,也会给出例子。这些文件有各自的默认名称,如:做DRC时的文件应以divaDRC.rul命名,版图提取文件以divaEXT.rul命名。做LVS时规则文件应以divaLVS.rul命名。 § 3-1 DRC规则文件的编写 仍旧以前面的非门为例,我们制定了以下规则: 1.a n阱(well) n阱的最小宽度 4.8u 1.b 阱与阱之间的最小间距 1.8u 1.c ndiff到nwell的最小间距 0.6u 1.d pdiff到nwell的最小间距 1.8u 1.e p mos 器件必须在nwell内 2.a 有源区(active) 有源区的最小宽度 1.2u 2.b 有源区之间的最小间距 1.2u 3.a 多晶硅(poly) 多晶硅的最小宽度 0.6u 3.b 多晶硅间的最小宽度 0.6u 3.c 多晶硅与有源区的最小间距 0.6u 3.d 多晶硅栅在场区上的最小露头 0.6u 3.e 源、漏与栅的最小间距 0.6u 4.a 引线孔(contact) 引线孔的最小宽度 0.6u 4.b 引线孔间的最小间距 0.9u 4.c 多晶硅覆盖引线孔的最小间距 0.3u 4.d metal1覆盖引线孔的最小间距 0.3u 5.a 金属1(metal1) 金属1的最小宽度 1.2u 5.b 金属1间的最小间距 0.9u 6.a 金属2(metal2) 金属2的最小宽度 1.2u 6.b 金属2间的最小间距 1.2u 6.c 金属2的最小挖槽深度 1.2u 7.a 通孔(via) 通孔的最小宽度 0.6u 7.b 通孔间的最小间距 0.9u 7.c 通孔与引线孔间的最小间距 0.6u 7.d metal1覆盖通孔的最小间距 0.3u 7.e metal2覆盖通孔的最小间距 0.3u 7.f 通孔与多晶硅的最小间距 0.3u 结合上述规则,我们就可以编写出相应的DRC规则检查文件(见附录1),取名为divaDRC.rul。这个文件的第一部分是层次处理,用于生成规则文件中所要应用到的层次(可以是原始层或是衍生层)。例如:nwell=geomOr("nwell"),(在文件中引用到的所有原始物理层次都要用双引号括起来)这一句的目的是在后面应用到nwell这个原始物理层次时,不需要再用引号括起来,前面几句都是这个意思。后面四句则生成版图验证中必须的一些层次。有一点需要注意的是:在geomOr的关键字和“(”之间不能出现空格,nwell=geomOr (“nwell”)的写法系统在编译时会报错。 下面这个语句相当于一个条件转移语句,当有drc命令时,执行下面的规则,否则跳转到下一个命令。 ivIf( switch( "drc?" ) then 在设计规则检查中,主要的语句就是drc()了。先简单介绍一下这个语句的语法。 [outlayer]=drc(inlayer1 [inlayer2] function [modifiers] ) outlayer表示输出层,如果定义(给出)输出层,则通过drc检查的出错图形就可以保存在该输出层中。此时,如果没有modifiers选项,则保存的是原始的图形。如果在modifiers选项中定义了修改方式,那么就把修改后的结果保存在输出层中。如果没有定义outlayer层,出错的信息将直接显示在出错的原来层次上。 Inlayer1和inlayer2代表要处理的版图层次。有些规则规定的是只对单一层次的要求,比如接触孔的宽度,那么可以只有inlayer1。而有些规则定义的是两个层次之间的关系,如接触孔和铝线的距离,那么要注明两个层次。 Function中定义的是实际检查的规则,关键字有sep(不同图形之间的间距), width(图形的宽度), enc(露头), ovlp(过覆盖), area(图形面积), notch(挖槽的宽度)等。关系有>, <, >=, <=, ==等。结合起来就是:sep<3, width<4, 1 模板 个人简介word模板免费下载关于员工迟到处罚通告模板康奈尔office模板下载康奈尔 笔记本 模板 下载软件方案模板免费下载 ,只要求与实际版图上铝线接触即可,也没有规则可言。 版图的完成后,就可以提取了,在版图编辑环境下选择Verify –extractor 。弹出菜单如下: 图3-2-5 提取出的文件 填好提取文件库和文件名后,单击OK就可以了。然后打开Library Manager,在库myLib下nmos单元中增加了一个文件类型叫extracted的文件,可以用打开版图文件同样的方式打开它。图3-2-5就是提取出来的版图,可以看到提取出来的器件和端口,要看连接关系的话,可以选择Verify-probe菜单,在弹出窗口中选择查看连接关系。 版图的准备工作基本上就完成了,接下来是线路图的准备工作。线路图的准备工作相对较简单,有几个要注意的地方:首先,在库的选用上,要用Sample库中的元件;其次,线路图的端口名称要与版图中的端口名称一致;最后,在线路编辑完成后要进行检查,可以直接单击左边第一个快捷键,也可以选择菜单Check--Current Cellview。 在版图和线路图的准备工作完成后就可以进行LVS了。 图3-2-6 LVS 参照图3-2-6的弹出菜单,填好规则文件的库和文件名,要进行LVS的两个网表。(其实在LVS中比较的是两个网表,一个是schematic中,另一个是extracted,所以两个schematic文件也可以比较,只是一般没这个必要)设置完以后单击RUN,片刻后就回弹出一个窗口表示LVS完成或者失败。失败时可以在上面的菜单中单击Info看运行的信息再进行处理。LVS完成后,可以在上面的弹出菜单中单击Output,这时会弹出LVS的结果。 当然,LVS完成并不是说LVS通过了,可能会有很多地方不匹配。这时要查看错误可以在LVS窗口中单击Error Display。即可在Extracted和Schematic 中查看错误。 图 3-0-1 IC后端工作流程 � EMBED PBrush ��� 图3-4-1 DRC菜单窗口 图3 –4-2Virtuoso菜单 � EMBED PBrush ��� 图3-2-3 创建版图端口窗口 � EMBED PBrush ��� 图3-2-4Extractor窗口 � EMBED PBrush ��� PAGE 5
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