计算机组成原理习题答案18

研究生入学试卷十八答案 1． 填空题 1.A.控制 B.K C.M位 2.A.高速 B.地址寄存器 C.数据缓冲寄存器 3.A.指令条数少 B.指令长度 C.指令 格式 pdf格式笔记格式下载页码格式下载公文格式下载简报格式下载 和寻址方式 4.A.门电路 B.寄存器 C.控制信号 5.A.主方 B.从方 C.定时 协议 离婚协议模板下载合伙人协议 下载渠道分销协议免费下载敬业协议下载授课协议下载 6.A.一个 B.传输 C.数据块 二．证明：现分四种情况来证明。 假设采用定点小数表示，因此证明的先决条件是 x ＜1， y ＜1， x+y ＜1。 （1）x＞0, y＞0,则x+y＞0。 相加两数都是正数，故其和也一定是正数。正数的补码和原码是一样的，根据数据补码定义可得： ［x］补+［y］补= x + y =［x+y］补 （mod 2） （2）x＞0,y＜0,则x+y＞0或x+y＜0。 相加的两数一个为正，一个为负，因此相加结果有正、负两种可能。根据补码定义, 因为 ［x］补=x, ［y］补= 2 + y 所以 ［x］补+［y］补= x + 2 + y = 2 + (x+y) 当 x+y＞0时, 2 + (x+y) ＞2,进位必丢失,又因为x+y＞0,所以 ［x］补+［y］补= x + y =［x+y］补 （mod 2） 当x+y＜0时, 2 + (x+y) ＜2,又因为x+y＜0,所以 ［x］补+［y］补= 2 + (x + y) =［x+y］补 （mod 2） (3) x＜0,y＞0,则x+y＞0或x+y＜0。 这种和第2种情况一样，把 x和y的位置对调即得证。 (4) x＜0,y＜0,则x+y＜0。 相加两数都是负数，则其和也一定是负数， 因为 ［x］补= 2+x, ［y］补= 2 + y 所以 ［x］补+［y］补= 2 + x +2 + y = 2 +（2 + x + y） 上式右边分为2和（2 + x + y）两部分。既然（x + y）是负数，而其绝对值 小于1，那么（2 + x + y）就一定是小于2而大于1的数，进位“2”必丢失。 又因为 （x + y）＜0 所以 ［x］补+［y］补= 2 + (x + y) =［x+y］补 （mod 2） 三．解：移码采用双符号位，尾数采用单符号位，则有 [Mx]原=0.0110110, [My]原=1.1110010, [Ex]移=00 011, [Ey]移=11 011, [Ey]补=00 011 [x]浮=00 011, 0.0110110, [y]浮=11 011, 1.1110010 (1) 求阶码和 [Ex+Ey]移=[Ex]移+[Ey]补=00 011 + 00 011 = 00 110, 值为移码形式-2 （2）尾数乘法运算 0110110 × 1110010 0000000 0110110 0000000 0000000 0110110 0110110 0110110 1100000001100 符号位为x0⊕y0 = 0⊕1 =1 ∴ [x×y]浮= 00 110, 1.1100000001100 四．解：（1）连接图如图A18.3 片内地址线：A13—A0 ；片选信号由A15，A14两位通过2:4线译码器给出； 8位数据线D7—D0并接。 A13 A0 CS3 CS2 CS1 CS0 D7—D0 CS0 CS1 CS2 CS3 A14 A15 图 A18.3 (2) 根据已知条件，CPU在1μs内至少需要访存一次，所以整个存储器的平均读/写周期与单个存储器片的读/写周期相差不多，应采用异步式刷新方式比较合理。 DRAM存储器来讲，两次刷新的最大时间间隔是2ms. DRAM芯片读/写周期为0.5μs。假定16K×1位的RAM芯片由128×128矩阵存储元构成，刷新时只对128行进行异步式刷新，则刷新间隔为2ms/128 =15.6μs，可取刷新信号周期为15μs . 五．解: (1)地址码域=14位, 214=16384 操作码域=7位 指令字长度=14+7+3=24位 (2)此时指定的通用寄存器用作基值寄存器(12位),但12位长度不足以覆盖16K地址空间,为此可将通用寄存器内容(12位)左移2位低位补0形成14位基地址,然后与形式地址相加得一地址,该地址可访问主存16K地址空间中的任一单元. (3)可采用间接寻址方式来解决这一问题,因为不允许改变硬件结构. 六．解：(1)因EPROM容量为16单元，微地址寄存器4位即可，设为μA3~μA0 七条微指令地址分配如下表所示，一条微指令只占一个微地址，（可直接填写在 流程 快递问题件怎么处理流程河南自建厂房流程下载关于规范招聘需求审批流程制作流程表下载邮件下载流程设计 图右上角和右下角） 微指令序号 当前微地址 下一微地址 1 0000 1000 2 1000 0000 3 1001 0000 4 1010 0000 5 1011 1111 6 1111 0000 7 0100 0000 （2）从流程图看出，P1处微程序出现四个分支，对应4个微地址，用OP码作为测试条件。P2处微程序出现2个分支，对应2个微地址 微地址转移逻辑表达式如下： μA2=P2×CJ×T4 μA1=P1×IR1×T4 μA0=P1×IR0×T4 其中IR1，IR0是指令类寄存器中存放操作码的触发器，T4表示某个节拍脉冲时修改微地址寄存器。 （3）画出逻辑图如图A18.4 Q Q Q Q Q Q Q Q T1 CM3 CM2 CM1 CM0 T4 P2 P1 P1 Cj IR1 IR0 图A18.4 CM为EPROM读出信号，T1时打入微地址寄存器，而T4时进行修改。 七．解：PCI总线的结构框图如图A18.5所示。 （1）HOST总线：该总线又称CPU总线、系统总线、主存总线等，它不仅连接主存 还可连接多个CPU。 （2）PCI总线：连接各种高速的PCI设备。PCI设备可以是主设备，也可以是从设备，或兼而有之，系统中允许有PCI总线。它们可以HOST桥与HOST总线相连，也可以使用PCI/PCI桥与已经同HOST桥连接的PCI总线相连。从而可扩充整个系统的PCI总线负载能力。 （3）LAGACY总线：可以是ISA，EISA，MCA等性能较低的传统总线，以便充分利用市场上现有的适配器卡，支持中低速I/O设备。 HOST总线 PCI 设备 PCI总线 LAGACY总线 PCI总线 （ISA，EISA，MCA…） 八．解：（1）采用单级优先中断结构时，分别处理三个设备的时间是： tA = 2TM + 3TDC + Ts + TA + TR tB = 2TM + 2TDC + Ts + TB + TR tC = 2TM + TDC + Ts + TC + TR 达到饱和的时间为 T = tA + tB + tC = 3（2 TM + 2TDC + Ts + TA + TR） 中断极限频率为f = 1/T （2）假设现在采用多级优先中断结构，则分别处理三个设备的时间是： tA = 2TM + TDC + Ts + TA + TR tB = 2TM + TDC + Ts + TB + TR tC = 2TM + TDC + Ts + TC + TR 达到饱和的时间为 T = tA + tB + tC =3（2 TM + TDC + Ts + TA + TR） 中断极限频率为 f = 1/T 九． 解：①SCSI接口总线有8条数据线、一条奇偶校验线、9条控制线组成，使用50芯电缆，规定了两种电气条件：单端驱动和差分驱动 ②总线时钟频率高。 ③SCSI接口总线以菊花链形式最高可接8台设备。 ④每个SCSI设备有自己唯一的设备号ID=0～7。ID=7的设备有最高优先权，ID=0的设备优先权最低。采用分布式总线仲裁策略。 ⑤SCSI设备是指连接在SCSI总线上的智能设备，即除主适配器HBA外，其他SCSI设备实际是外设的适配器或控制器 ⑥SCSI设备是智能设备，对SCSI总线以至主机屏蔽了实际外设的固有物理属性，设备间可用一套 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 命令进行数据传送。 ⑦SCSI设备间是一种对等关系，而不是主从关系。 μA1 D μA0 D μA2 D μA3 D 2 : 4译码器 处理器 /cache 16K*8 主存 控制器 处理器 /cache 主存 PCI设备 PCI设备 PCI 设备 PCI 设备 HOST桥 主设备 目标设备 RAM 目标设备 I/O PCI/LAGACY总线桥 PCI/PCI桥 LAGACY 设备 LAGACY 设备