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cadence教程Diva验证工具使用说明:Diva验证工具使用说明: 按照排出所需的掩模版图,然后就可以在Cadence环境下用Virtuoso这个工具来进行版图编辑。版图编辑要根据一定的设计规则来进行,也就是要通过DRC(Design Rule Checker)检查。编辑好的版图通过了设计规则的检查后,有可能还有错误,这些错误不是由于违反了设计规则,而是可能与实际线路图不一致。版图中少连了一根铝线这样的小毛病对整个芯片来说是致命的,所以编辑好的版图还要通过LVS(Layout Versus Schematic)验证。同时,编辑好的版图通过寄生参数提取...

cadence教程Diva验证工具使用说明:
Diva验证工具使用说明: 按照排出所需的掩模版图,然后就可以在Cadence环境下用Virtuoso这个工具来进行版图编辑。版图编辑要根据一定的 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 规则来进行,也就是要通过DRC(Design Rule Checker)检查。编辑好的版图通过了设计规则的检查后,有可能还有错误,这些错误不是由于违反了设计规则,而是可能与实际线路图不一致。版图中少连了一根铝线这样的小毛病对整个芯片来说是致命的,所以编辑好的版图还要通过LVS(Layout Versus Schematic)验证。同时,编辑好的版图通过寄生参数提取程序来提取出电路的寄生参数,电路仿真程序可以调用这个数据来进行后模拟。下面的框图可以更好的理解这个 流程 快递问题件怎么处理流程河南自建厂房流程下载关于规范招聘需求审批流程制作流程表下载邮件下载流程设计 。 验证工具有很多,我们采用的是Cadence环境下的验证工具集DIVA,下面介绍DIVA验证文件的编辑和验证工具的应用。 DIVA是Cadence软件中的验证工具集,用它可以找出并纠正设计中的错误。Diva可以处理物理版图和准备好的电气数据,从而进行版图和线路图的对查(LVS)。用Diva可以在设计的时期就进行检查,尽早发现错误并互动地把错误显示出来,有利于及时发现错误所在,易于纠正。 DIVA工具集包括以下部分: 1. 设计规则检查(iDRC) 2. 版图寄生参数提取(iLPE) 3. 寄生电阻提取(iPRE) 4. 电气规则检查(iERC) 5. 版图与线路图比较程序(iLVS) Diva的各个组件之间是互相联系的,有时候一个组件的执行要依赖另一个组件先执行。例如:要执行LVS就先要执行DRC等。在Cadence系统中,Diva集成在版图编辑程序Virtuoso和线路图编辑程序Composer中,在这两各环境中都可以激活Diva。要运行Diva前,还要准备好规则验证的文件。可以把这个文件放在任何目录下,这些规则文件的写法下面专门会进行说明,也会给出例子。这些文件有各自的默认名称,如:做DRC时的文件应以divaDRC.rul命名,版图提取文件以divaEXT.rul命名。做LVS时规则文件应以divaLVS.rul命名。 第1节 规则文件的编写 设计规则检查文件编写 下面结合TOP223工艺的设计规则,来简介diva规则文件的基本语法。 3uN阱硅栅高压BICMOS设计规则(部分) 设计规则 1.a n阱 n阱的最小宽度 10u 1.b 阱与阱的最小间距 13u 2.a p- p-最小宽度 3u 2.b p-之间的最小间距 4u 2.c p-到n阱的最小间距(outside nwell) 2u 2.d p-到n阱的最小间距(inside nwell) 1u 3.a 有源区 有源区的最小宽度 3u 3.b 有源区之间的最小间距 3u 3.c p有源区到N阱的最小间距(outside nwell) 7u 3.d n有源区到N阱的最小间距(outside nwell) 7u 3.e p有源区到N阱的最小间距(inside nwell) 2u 3.f n有源区到N阱的最小间距(inside nwell) 6u 5.a DP DP的最小宽度 6u 5.b DP到n阱的最小间距 2u 5.c DP到集电区的最小间距 4u 5.d DP到发射区的最小间距 2u 7.a 多晶硅 poly的最小宽度(作连线或电阻) 3u 7.b poly之间的最小间距 3u 7.c 在场区上露头 2u 7.d 场区上多晶至有源区 2u 7.e 有源区内多晶至有源区边界 1.5u 8.a p+ p+最小宽度 3u 8.b p+之间的最小间距 2u 9.a n+ n+最小宽度 3u 9.b n+之间的最小间距 2u 10.a 接触孔 接触孔的最小宽度 4u 10.b 接触孔之间的最小间距 2u 10.c 有源区包接触孔 1.5u 10.d 多晶硅内引线孔至有源区 3.5u 10.e 有源区内引线孔至多晶硅 2.0u 10.f 多晶硅盖引线孔 1.5u 11.a Al 铝条最小宽度 4u 11.b 铝条之间最小间距 2u 11.c 铝包孔 1.5u 12.a 压点 压点最小宽度 100u 12.b 压点之间最小间距 50u 12.c 铝包压点 5u 工艺层次的定义: No. Process Sequence Mask Name 1. Nwell NT 2. P- Field LP 3. Active Area TO 5. Deep P+ DP 7. Poly1 GT 8. P+ S/D P+ 9. N+ S/D N+ 10. Contact W1 11. Metal A1 12. PAD CP (注意:上面版图Mask Name和实际系统中技术文件中定义的有区别,Mask Name 是可以更改,但是规则文件中的引用的Mask Name要和技术文件中定义的一致。) 结合上面的规则,编写如下diva规则文件,取名为divaDRC.rul。第一节包括很多的geomOr( )语句,括号中双引号内的字都是在版图设计中用到的物理层次,geomOr( )语句的目的是把括号里的层次合并起来,也就是或的关系。利用这些原始层次的“与或非”关系可以生成设计规则检查所需要的额外层次(文件中的分号引导注释行): ;TOP223的规则检查 drcExtractRules( bkgnd = geomBkgnd() NT = geomOr( "NT" ) ;N阱,假设技术文件中以”NT”为名。 TO = geomOr( "TO" ) ;有源区,’’ GT = geomOr( "GT" ) ;多晶硅 W1 = geomOr( "W1" ) ;接触孔 A1 = geomOr( "A1" ) ;铝线 下面这个语句相当于一个条件转移语句,当有drc这个命令,执行下面的规则,否则跳转到下一个命令。 ivIf( switch( "drc?" ) then 在设计规则检查中,主要的语句就是drc()了。先简单介绍一下这个语句的语法。 [outlayer]=drc(inlayer1 [inlayer2] function [modifiers] ) outlayer 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 示输出层,如果定义(给出)输出层,则通过drc检查的出错图形就可以保存在该输出层中。此时,如果没有modifiers选项,则保存的是原始的图形。如果在modifiers选项中定义了修改方式,那么就把修改后的结果保存在输出层中。如果没有定义outlayer层,出错的信息将直接显示在出错的原来层次上。 Inlayer1和inlayer2是代表要处理的版图层次。有些规则 规定 关于下班后关闭电源的规定党章中关于入党时间的规定公务员考核规定下载规定办法文件下载宁波关于闷顶的规定 的是只对单一层次的要求,比如接触孔的宽度。那么可以只有inlayer1。而有些规则定义的是两个层次之间的关系,如接触孔和铝线的距离,那么要注明这两个层次。 Function中定义的是实际检查的规则,关键字有sep(不同图形之间的间距), width, enc(露头), ovlp(过覆盖), area, notch(挖槽的宽度)等。关系有>, <, >=, <=, ==等。结合起来就是:sep<3, width<4, 1 格式 pdf格式笔记格式下载页码格式下载公文格式下载简报格式下载 为:12599:98991 115682:194485 或者先单击Sel by Cursor,然后用鼠标在版图上选中一个矩形,这个输入框也会出现相应的坐标。如果不出现可以多选几次。 Switch Names Run-Specific Command File Inclusion Limit 上面的几项并不是必需的,可以根据默认设定。 Echo Commands 选上时在执行DRC的同时在CIW窗口中显示DRC文件。 Rules File 指明DRC规则文件的位置,如果指明了一个规则库,(相当于文件夹,)在这里指明文件的名字。 Rules Library 这里选定规则文件在哪个库里。 Machine 指明在哪台机器上运行DRC命令。 local 表示在本机上运行。对于我们来说,是在本机运行的,选local。 remote 表示在远程机器上运行。 Remote Machine Name 远程机器的名字。 在填好规则文件的库和文件名后,根据实际情况填好Checking Method 和Checking Limit就可以单击OK运行。这时可以在CIW窗口看到运行的信息,同时在版图上也会出现发亮的区域(如果有错误)。 错误在版图文件中可以看到,另外也可以选择Verify-Markers-Find菜单来帮助找错。单击菜单后会弹出一个窗口,在这个窗口中单击apply就可以显示第一个错误。这个窗口较简单,大家看一下,再试几次就可以了。 同样,可以选择Verify-Markers-Explain来看错误的原因提示。选中该菜单后,用鼠标在版图上出错了,并且需要了解原因的地方单击就可以了。也可以选择Verify-Markers-Delete把这些错误提示删除。 Virtuoso版图编辑环境下的菜单见图3。 版图提取(Extractor)说明 为了进行版图提取,还要给版图文件标上端口,这是LVS的一个比较的开始点。在LSW窗口中,选中A1(pn)层,(pn)指得是引脚(pin);然后在Virtuoso环境菜单中选择Create-Pin,这时会出来一个窗口。如下: 填上端口的名称(Terminal Names 和Schematic中的名字一样)、模式(Mode,一般选rectangle)、输入输出类型(I/O Type)等。至于Create Label属于可选择项,选上后,端口的名称可以在版图中显示。 填好可以直接在版图中画上端口,往往有好几个端口,可以都画好在单击Hide。如下图所示,右边的版图在它的输入、输出、电源、地等处画上端口,和编辑版图其它层次一样。这些端口仅表示连接关系,并不生成加工用的掩模板,只要求与实际版图上铝线接触即可,也不没有规则可言。 版图的完成后,就可以提取了,在版图编辑环境下选择Verify –extractor 。弹出菜单如下: 填好提取文件库和文件名后,单击OK就可以了。然后打开Library Manager窗口在库test下,nand2单元中增加了一个文件类型叫extracted就是提取出来的文件,可以用打开版图文件同样的方式打开它。 图7中,是提取出来的版图,可以看到提取出来的器件和端口,要看连接关系的话,可以选择Verify-probe菜单,在弹出窗口中选择查看连接关系。 版图的准备工作基本上就完成了;接下来是线路图的准备工作。线路图的准备工作相对较简单,有几个要注意的地方:首先,在库的选用上,要用Sample库中的元件;其次,线路图的端口要与版图中的端口一致;最后,在线路编辑完成后要进行检查,可以直接单击左边第一个快捷键,也可以选择菜单Check--Current Cellview。 在版图和线路图的准备工作完成后就可以进行LVS了。 参照图8的弹出菜单,填好规则文件的库和文件名,要进行LVS的两个网表。(其实在LVS中比较的是两个网表,一个是schematic中,另一个是extracted,所以两个schematic文件也可以比较,只是一般没这个必要。)设置完以后单击RUN,片刻后就回弹出一个窗口表示LVS完成或者失败。失败时可以在上面的菜单中单击Info看运行的信息再进行处理。LVS完成后,可以在上面的弹出菜单中单击Output,这时会弹出LVS的结果。 当然,LVS完成并不是说LVS通过了,可能会有很多地方不匹配。这时要查看错误可以在LVS窗口中单击Error Display。即可在Extracted和Schematic 中查看错误。 DIVA验证小结。 1.上面提到的规则文件都是以TOP223的工艺为基础的,不同的工艺文件不同,但是语法是一样的。第一节的例子里介绍了一些最基本的语法,但文件并不全,具体文件都在..\export\home\liang\TOP223\下。更详尽的语法参照Openbook 中的“Diva™ Interactive Verification Reference”。 2.先按照上面第二节的次序,做一次DRC,Extractor,LVS。可以改动一下layout或schematic,体会怎么查错。或者重新编辑一个简单的门电路然后验证。 3.如果要进行规则文件编辑的练习,可以新建一个库,选择编辑新的技术文件(technology file)。这样可以自己定义工艺层次,然后画版图,根据自己的定义再编辑DIVA规则文件,进行版图验证。 � EMBED PBrush ��� � EMBED PBrush ��� � EMBED PBrush ��� � EMBED PBrush ��� � EMBED PBrush ��� 图5 端口对应示意图(b) � EMBED PBrush ��� � EMBED PBrush ��� � EMBED PBrush ��� � EMBED PBrush ��� 图 1 IC后端工作流程 图2 DRC菜单窗口 图3 Virtuoso菜单 图4 创建版图端口窗口 图5 端口对应示意图(a) 图6 Extractor窗口 图7 提取出来的文件 图8 LVS窗口 图9 LVS结果
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分类:互联网
上传时间:2018-09-07
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