注重DDR电路的信号完整性

注重 DDR 电路的信号完整性 作者：李华俊 目前很多高清数字机顶盒都采用了 DDR 存储器， DDR 是 Double Data Rate 的 缩写，意为双倍数据速率。普通的 SDRAM 只是在时钟的上升沿进行一次数据传 输，而 DDR SDRAM 可以在时钟的上升及下降沿各进行一次数据传输，从而达到 双倍数据传输速率的效果。 数字机顶盒工作时有大量的数据在 DDR 和 CPU 之间高速传输，要想确保产品能 长期稳定地工作，首先要可靠地传输各种信号，当 DDR 数据速率高达几百 Mb/s 时，数据窗口非常短，使得 PCB 布局和布线成为新的挑战，若 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 不合理将会 破坏信号完整性，使数据、地址和控制信号产生畸变或定时错误，严重时将导 致系统误工作甚至崩溃。笔者曾多次遇到高清数字机顶盒莫名其妙的死机现 象，调试非常困难，其根本原因是信号完整性问 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 。 DDR 信号的特点 以海力士公司的 HY5DU561622CT 为例，介绍 DDR 信号的基本特点。该芯片时钟 脉冲频率 200MHz，时钟周期为 5ns，如图 1所示。由于数据是在 CK 的上升和 下降沿触发，使数据传输周期缩短了一半，每引脚的最大数据传输率达 400Mb/s。为了确保数据的正确传输，要求 CK 的上下沿间距要有精确的控制。 但因为温度、器件性能变化等原因，CK 上下沿间距可能发生变化，这时与其反 相的/CK 就能起到纠正偏差的作用，当 CK 出现上升快下降慢的情况时，相应的 /CK 则是上升慢下降快，起到触发时钟校准的作用，这是 DDR 采用差分时钟的 优点。 图 1 DDR 读操作时序图 DDR 与普通 SDRAM 的另外一个差别是增加了数据选通脉冲 DQS 信号，在接收端 使用 DQS 来读出相应的数据 DQ，上升沿和下降沿都有效。DQS 和 DQ 都是三态 信号，在 PCB 走线上双向传输，读操作时，DQS 信号的边沿在时序上与 DQ 的信 号边沿处对齐，而写操作时，DQS 信号的边沿在时序上与 DQ 信号的中心处对齐。 信号完整性的概念 信号完整性（Signal Integrity，简称 SI）指信号在电路中以正确的时序和幅 度做出响应的能力，可理解为信号在线路上的传输质量。信号完整性问题与信 号时序、信号在传输线上的传输延迟、信号波形的失真程度等密切相关。高速 DDR 设计应全面考虑信号完整性问题，破坏信号完整性的主要原因有反射、串 扰和地弹等。在高频 PCB 设计中要认真考虑时钟线、信号线、电源分配和地线 回路，还要考虑噪声容限、负载匹配和传输线效应等因素，随着信号工作频率 的不断提高，信号完整性问题已经成为设计高速 DDR 电路关注的焦点。下面具 体 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 信号完整性问题的产生及解决方法。 避免对信号完整性的影响 1 反射 反射（Reflection）会使合成信号形成过冲，导致信号波形在逻辑门限附近波 动，如图 2所示。信号在跳变的过程中可能跨越逻辑电平门限，多次跨越逻辑 电平门限则会导致逻辑功能紊乱。产生反射的原因是信号传输线两端的阻抗不 匹配。 图 2 反射导致过冲示意图 消除反射的根本办法是使阻抗具有良好的匹配，负载阻抗与传输线的特性阻抗 相差越大反射也越大，所以应尽可能使信号传输线的特性阻抗与负载阻抗相 等。同时还要注意 PCB 上的传输线不能出现突变或拐角，尽量保持传输线各点 的阻抗连续，否则在传输线的各段之间也将会出现反射。 2 串扰 信号之间由于电磁场的相互耦合而产生的不期望的噪声信号称为串扰 （Crosstalk）。串扰是指没有直接连接的信号线之间的耦合现象。由于高频 信号沿着传输线是以电磁波的形式传输的，信号线会起到天线的作用，电磁场 的能量会在传输线的周围发射，当高速变化的信号沿传输线 A传播时，信号线 周围的空间就存在时变的电磁场，如图 3所示。这种时变的电磁场会使周围的 传输线 B产生感生电压，这就是串扰，PCB 板层的参数、信号线的间距、驱动 端和接收端的电气特性以及信号线端接方式对串扰都有一定的影响。串扰会随 着时钟频率的升高和设计尺寸的减小而加大，信号沿的变化率越快，产生的串 扰也越大。串扰超出一定的值会使数字信号出现误码，可能引发电路误动作， 严重时会导致系统无法正常工作甚至崩溃。 图 3 串扰的形成示意图 在高速信号系统设计中，反射属于单信号线现象，当然包括地平面问题。但串 扰不同，它是两条信号线之间以及地平面之间的耦合，所以又称为三线系统。 形成串扰的根本原因是信号变化引起周边的电磁场发生变化，所以解决串扰的 方法主要从减少干扰源强度和切断干扰路径两个方面进行，在设计时要注意以 下几点。 ● 在数字电路中，通常的时钟信号都是边沿变化快的信号，对外串扰大。所 以在设计中，时钟线宜用地线包围起来，并要尽量使用低电压差分时钟信号。 ● 在布线空间允许的条件下，在串扰较严重的两条线之间插入一条地线或地 平面，可以起到隔离的作用而减小串扰。 ● 信号不要形成环路，若无法避免则应使环路面积尽量小。 ● 在布线空间许可的前提下，加大相邻信号线之间的间距，减小信号线的平 行长度，时钟线尽量与关键信号线垂直而不要平行。 ● 闲置不用的输入端不要悬空，而是将其接地或接电源（电源在高频信号回 路中也是地），因为悬空的线有可能等效于发射天线，接地就能抑制发射。实 践证明，用这种办法消除串扰有时能立即见效。 3 地弹 地弹（Ground Bounce）通常包括电压跌落和接地反弹，当系统同时转换多个 引脚的逻辑状态时，会产生较大的瞬态电流，导致电源线上和地线上电压的波 动，电源电压跌落和接地反弹使信号沿出现平台，如图 4所示。反弹是噪声来 源之一，还可能使时序发生偏移。反弹的噪声影响着阈值的判断，严重时会使 系统产生误动作。 图 4 地弹的形成示意图 要抑制反弹的影响，首先是想办法减小电源的摆幅，尽量选用性能好的电源， 布局时可对系统进行分割，尽量减小系统中的各种电源之间的互相影响，如数 字电源和模拟电源恰当地分区，高速部分与低速部分恰当地分区，分割的目的 是要重点保护高速部分。DDR 部分是高速接口，对它谨慎处理是保证信号完整 性的关键，低速部分的信号完整性相对容易达到要求。 抑制反弹的另一办法是降低 PCB 端的分布电感量。由于电感会随导体的增长而 增大，随导体宽度增长而减少，所以高速 DDR 电路接地回路应尽量宽广，减少 其接地端回路的电感量。尽量在 PCB 的顶层和底层大面积铺铜，这些措施对解 决反弹都能起到积极有效的作用。 要抑制反弹还有一个比较简单的方法是选择合适的位置放置去耦电容，必要时 可选用高频低阻抗电容，加上适当的去耦电容能有效地抑制电源和地线上的反 弹噪声。 如何测试 DDR 电路 DDR 总线走线数量多、速度快。以海力士 HY5DU561622CT 为例，该芯片共有 66 个引脚， 操作时序复杂，DDR 总线容易出现信号完整性问题，诸如时钟信号丢 失、信号严重变形、上电时序出错、操作时序违规、协议违规、数据电平错判 等。 测量信号的实际质量对判定信号完整性十分重要，就时域测量范围来看，可用 示波器观察信号的形态：包括差分时钟波形，信号的上升时间、下降时间、幅 值、振铃和过冲等参数。就频域测量范围来看，我们可用频谱仪测定基波和谐 波等信息。DDR 电路信号众多，必须同时分析多个信号才能确定总线的状态和 其他信号时序的正确性，只凭示波器或频谱仪是监测不了的，使用逻辑分析仪 是追踪信号完整性的有效途径。逻辑分析仪具有定时分析和状态分析两种分析 模式。定时分析是用逻辑分析仪的内部时钟来采集数据，这种分析模式适合于 分析各信号线在时间上的相关性。状态分析是采用系统的状态时钟来采集数 据，这种分析模式捕获的是总线上的实际数据，有利于对实际数据的判断和协 议的分析。 如何使用逻辑分析仪测试DDR的上电时序呢？DDR上电和初始化的过程是:首先 VDD 上电 ，接着 VDDQ 上电 ，然后 VREF 和 VTT 上电 ，这阶段保持 CKE 为低电 平，满足规定的延迟后，CKE 才转为高电平。当各种供电和差分时钟都已进入 稳定后，才可以执行操作指令，接着设置模式寄存器，再写入操作参数。这些 都必须按照规定的时序进行，如图 5所示。 图 5 DDR 上电时序 测试时可同时把以上信号分别接到逻辑分析仪的不同通道，正确设置有关参 数，就可捕获和查看各信号的建立时间、保持时间和延迟，判断上电时序是否 正确。逻辑分析仪能同时查看几十路信号，从全局观察和分析信号完整性问题。 逻辑分析仪可在复杂的逻辑行为下触发和观察 DDR 的数据流，还可在发生逻辑 故障时触发来观察产生该故障时的信号情况。 结语 设计高清数字机顶盒有许多不同的存储器可选 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 。与其他存储器选择相比， DDR 的优势是很明显的。但要注意 DDR 是一个高速而复杂的接口，对系统稳定 性具有关键的影响，以前可忽视的信号完整性问题此时此时显得非常重要，在 PCB 设计中要认真细致考虑反射、串扰和地弹等问题。要确保机顶盒能长期稳 定而可靠地工作，研究和测判信号完整性非常关键。