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矩阵键盘控制接口电路设计

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矩阵键盘控制接口电路设计摘 要 20世纪90年代,国际上电子和计算机技术较先进的国家,一直在积极探索新的电子电路设计方法,并在设计方法、工具等方面进行了彻底的变革,取得了巨大成功。在电子技术设计领域,可编程逻辑器件(如CPLD、FPGA)的应用,已得到广泛的普及,这些器件为数字系统的设计带来了极大的灵活性。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念,促进了EDA技术的迅速发展。 本次设计在EDA开发平台QUARTUSⅡ7.2上利用VHDL语言设计矩阵键盘控制接口电路。要求设计一个4×9矩阵键盘,一共有三个模块,分别为:扫...

矩阵键盘控制接口电路设计
摘 要 20世纪90年代,国际上电子和计算机技术较先进的国家,一直在积极探索新的电子电路设计方法,并在设计方法、工具等方面进行了彻底的变革,取得了巨大成功。在电子技术设计领域,可编程逻辑器件(如CPLD、FPGA)的应用,已得到广泛的普及,这些器件为数字系统的设计带来了极大的灵活性。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念,促进了EDA技术的迅速发展。 本次设计在EDA开发平台QUARTUSⅡ7.2上利用VHDL语言设计矩阵键盘控制接口电路。要求设计一个4×9矩阵键盘,一共有三个模块,分别为:扫描电路模块、时钟产生模块、键盘译码电路和按键标志位产生电路。扫描模块中是为了产生扫描信号,来利用扫描信号来扫描键盘中是否有按键按下。键盘译码电路和按键标志位产生电路也是为了配合扫描模块来扫描电路中是否有按键按下,而且还要求它来产生按键标志信号,以便和外部电路握手。时钟产生电路是为了产生不同频率的信号,来驱动上面两个电路的运转。 通过对课题的分析研究,掌握了VHDL语言编程方法,同时也增强了个人的学习能力和动手能力。 关键词: FPGA/CPLD;矩阵键盘;仿真 Abstract More countries which have advanced electronic and computer technology among the International field have been actively exploring new electronic circuit design method and design method. And they made some completely reformation in the design methods and the tools, that has achieved a huge success since the 1990s. In the Electrical Technology Design field, programmable logic device such as: CPLD, FPGA’s adhibition have been already popularized. All those devices made a great flexibility to the design of the digital system. And also changed the traditional digital system’ design methods, design procedure and the design concept immensely. And it is greatly enhanced the development of the EDA. Circuit designing that QUARTUSⅡdeveloping platform in EDA makes use of VHDL language design Matrix keyboard interface circuit on 7.2 originally time. Requirement is to design a matrix keyboard 4×9, a total of three modules, namely: scanning circuit module, clock generation module, the keyboard decoder circuit and the key flag generation circuit. Scanner module is to generate scanning signals to the scanning signal to scan the keyboard button press whether there. Keyboard decoding circuit and button flag generating circuit is connected to the scanning module to scan the circuit if there are key pressed, but also requires it to generate key signs and signals, and external circuit to shake hands. Clock generating circuit is to generate signals of different frequency, to drive the operation of the above two circuits. Through the analysis and research of the issue, know about the VHDL language programming, my study and practice ability was improved at the same time. Keywords:FPGA/CPLD;Matrix keyboard;Simulation 目 录 TOC \o "1-3" \h \z \u 1. 绪论 1 1.1 FPGA概况 1 1.2 本课题的研究意义 2 本章小结 2 2. VHDL语言介绍与Quartus II 7.2 (32-Bit)软件介绍 3 2.1 VHDL语言的介绍 3 2.1.1 VHDL语言概述 3 2.1.2 VHDL语言的优点 4 2.1.3 利用VHDL语言设计数字系统的特点 6 2.1.4 VHDL语言的基本结构 7 2.2 Quartus II 7.2 (32-Bit)软件介绍及其用法 7 2.2.1 Quartus II 7.2软件介绍 7 2.2.2 Quartus II 软件的用法 10 本章小结 13 3. 矩阵键盘接口电路的原理与总体设计 14 3.1 矩阵键盘接口电路的原理 14 3.2 总体设计 16 本章小结 16 4. 各模块的设计及仿真 17 4.1 键盘扫描电路 17 4.2 键盘译码电路和按键标志位产生电路 19 4.3 时钟产生模块 24 4.4 键盘接口电路顶层电路实现 27 本章小结 28 结 论 29 致 谢 30 参考文献 31 附录程序 32 1. 绪论 1.1 FPGA概况 早期的可编程逻辑器件只有可编程只读存储器(PROM)、紫外线可擦除只读存储器(EPROM)和电可擦除只读存储器(E2PROM)三种。由于结构的限制,它们只能完成简单的数字逻辑功能。 其后出现了一类结构上稍复杂的可编程芯片,即可编程逻辑器件(PLD),它能够完成各种数字逻辑功能。典型的PLD由一个“与”门和一个“或”门阵列组成,而任意一个组合逻辑都可以用“与—或”表达式来描述,所以PLD能以乘积和的形式完成大量的组合逻辑功能。 这一阶段的产品主要有PAL(可编程阵列逻辑)和GAL(通用阵列逻辑)。 PAL由一个可编程的“与”平面和一个固定的“或”平面构成,或门的输出可以通过触发器有选择地被置为寄存状态。PAL器件是现场可编程的,它的实现工艺有反熔丝技术、EPROM技术和E2PROM技术。还有一类结构更为灵活的逻辑器件是可编程逻辑阵列(PLA),它也由一个“与”平面和一个“或”平面构成,但是这两个平面的连接关系是可编程的。PLA器件既有现场可编程的,也有掩膜可编程的。在PAL的基础上又发展了一种通用阵列逻辑(GAL、Generic ArrayLogic),如GAL16V8、GAL22V10等。它采用了E'PROM工艺,实现了电可擦除、电可改写,其输出结构是可编程的逻辑宏单元,因而它的设计具有很强的灵活性,至今仍有许多人使用。这些早期的PLD器件的一个共同特点是可以实现速度特性较好的逻辑功能,但其过于简单的结构也使它们只能实现规模较小的电路。 为了弥补这一缺陷,20世纪80年代中期,Altera和Xilinx分别推出了类似于PAL结构的扩展型CPLD(Complex Programmable Logic Dvice)和与 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 门阵列类似的FPGA(FieldProgrammable Gate Array),它们都具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点。这两种器件兼容了PLD和通用门阵列的优点,可实现较大规模的电路,编程也很灵活。与门阵列等其他ASIC(Application Specific IC)相比,它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品不需测试、质量稳定以及可实时在线检验等优点,因此被广泛应用于产品的原型设计和产品生产(一般在10 000件以下)之中。几乎所有应用门阵列、PLD和中小规模通用数字集成电路的场合均可应用FPGA和CPLD器件。[1][2] 1.2 本课题的研究意义 近年来EDA技术在电子领域引发的技术革命,推动着电子技术的迅猛发展,为世人所瞩目,而FPGA为代表的可编程逻辑器件的应用,更是受到业内人士的普遍关注。伴随着大规模集成电路和计算机技术的高速发展,在设计工业自动化,仪器仪表,计算机设计与应用、通信、国防等领域的电子系统中,FPGA技术的含量正以惊人的速度提升。将尽可能大的完整的电子系统在单一FPGA芯片中实现已成为现实,电子类新技术项目的开发也更多地依赖于FPGA技术的应用。 作为FPGA研究课题之一的矩阵键盘控制接口电路的设计,在FPGA设计中是一个经常被提到的话题,就像是利用PFGA设计数字中一样,虽然简单,但是却是一个很有研究意义的话题,涉及到怎么样才能是FPGA资源更加充分利用,现在很多电子产品都涉及到按键,小的有独立按键,大的有N*N的矩阵键盘,独立按键由于案件的个数少,也就没必要考虑资源的利用问题了。而矩阵键盘,由于按键多,对整个系统的影响大,所以肯定要考虑资源的利用问题,而且还要考虑一下电路里面的时序问题。本次设计要求设计一个4*9矩阵键盘,也就是行为4,列为9,一共可以设计36个按键。其中设计方法为:一般判断键盘中有没有按键按下是通过航线送入扫描信号,然后从列线中读取状态得到的,其方法是依次给行线送入低电平,检查列线的输入。如果列线信号趣味高电平,则代表低电平信号所在的行中无按键按下,反之,则有,则在低电平信号所在的行和出现低电平的交叉处有按键按下。 一共有三个模块,分别为:扫描电路模块、时钟产生模块、键盘译码电路和按键标志位产生电路。扫描模块中是为了产生扫描信号,来利用扫描信号来扫描键盘中中是否有按键按下。键盘译码电路和按键标志位产生电路是为了配合扫描模块来扫描电路中是否有按键按下,而且还要求它来产生按键标志信号,以便和外部电路握手。时钟产生电路是为了产生不同频率的信号,来驱动上面两个电路的运转。 在设计完各个模块后,还要对每个模块进行仿真,在仿真的过程中要对参数精心设计,要不然看不出结果的。 本章小结 本章首先介绍了FPGA的发展史,主要介绍了一下FPGA的发展年代,以及是怎么样发展起来的。在第二节里面介绍了以下本文的研究意义,在研究意义里面介绍了一下矩阵键盘的设计方法以及本次设计的主要设计模块。最后介绍了一下各个模块的作用和特点。 2. VHDL语言介绍与Quartus II 7.2 (32-Bit)软件介绍 2.1 VHDL语言的介绍 2.1.1 VHDL语言概述 VHDL 语言的英文全名是 Very High Speed Integrated Circuit Hardware Description Language,即超高速集成电路硬件描述语言。 HDL 发展的技术源头是:在 HDL 形成发展之前,已有了许多程序设计语言,如汇编、 C 、Pascal 、Fortran 、Prolog 等。这些语言运行在不同硬件平台和不同的操作环境中,它们适合于描述过程和算法,不适合作硬件描述。 CAD 的出现,使人们可以利用计算机进行建筑、服装等行业的辅助设计,电子辅助设计也同步发展起来。在从 CAD 工具到 EDA 工具的进化过程中,电子设计工具的人机界面能力越来越高。在利用 EDA 工具进行电子设计时,逻辑图、分立电子原件作为整个越来越复杂的电子系统的设计已不适应。任何一种 EDA 工具,都需要一种硬件描述语言来作为 EDA 工具的工作语言。这些众多的 EDA 工具软件开发者,各自推出了自己的HDL 语言。 HDL发展的社会根源是:美国国防部电子系统项目有众多的承包公司,由于各公司技术路线不一致,许多产品不兼容,他们使用各自的设计语言,使得甲公司的设计不能被乙公司重复利用,造成了信息交换困难和维护困难。美国政府为了降低开发费用,避免重复设计,国防部为他们的超高速集成电路提供了一种硬件描述语言,以期望 VHDL 功能强大、严格、可读性好。政府要求各公司的 合同 劳动合同范本免费下载装修合同范本免费下载租赁合同免费下载房屋买卖合同下载劳务合同范本下载 都用它来描述,以避免产生歧义。 由政府牵头, VHDL 工作小组于1981 年 6 月成立,提出了一个满足电子设计各种要求的能够作为工业标准的HDL 。1983年第 3 季度,由 IBM 公司、 TI 公司、 Intermetrics。 公司签约,组成开发小组,工作任务是提出语言版本和开发软件环境。1986 年 IEEE 标准化组织开始工作,讨论 VHDL 语言标准,历时一年有余,于1987 年 12 月通过标准审查,并宣布实施,即 IEEE STD 1076 - 1987[LRM87]。1993 年 VHDL 重新修订,形成了新的标准,即 IEEE STD 1076 - 1993[LRM93]。 从此以后,美国国防部实施新的技术标准,要求电子系统开发商的合同文件一律采用 VHDL 文档。即第一个官方VHDL标准得到推广、实施和普及。 HDL 语言在国外有上百种。高等学校、科研单位、EDA公司都有自己的HDL语言。现选择较有影响的作简要介绍。 Candence 公司是一家著名的EDA公司,财力雄厚。该公司的 Verilog HDL于1983 年由Gate Way Design Automatic公司的Phil Moorby首创。他在1984-1985年间成功设计了Verilog-XL仿真器,于1986年提出了快速门级仿真的XL 算法,使Verilog HDL 语言变得更加丰富和完善,从而受到了EDA工具设计公司的青睐。1989年Candence公司购买了GDA公司,Verilog HDL语言从此变为Candence公司的“私有财产”成为 Candence公司的EDA 设计环境上的硬件描述语言。经过Candence公司的努力, Verilog HDL于1995年成为IEEE 标准,也是民间公司第一个硬件描述语言标准,即Verilog HDL 1364-1995。由于Verilog HDL语言从C语言发展来,所以有C语言基础的设计人员能够较快入门。 ALTERA 公司是一家半导体器件公司,其CPLD器件在世界市场上占主导地位。这家公司不仅是硬件生产厂商,也是EDA工具开发商,它的EDA工具MAX+plus II、Quartus由于人机界面友好、易于使用、性能优良,而受到FPGA、CPLD器件设计人员的欢迎。运行在MAX+plus II环境下的VHDL语言具有C语言设计风格,好学好用,因此被众多用户使用。 HDL语言来自不同地方,由不同语言演变而来,为了各平台之间相互转换,又推出了EDIF (Electronic Design Interchange Format)。它不是一种语言,而是用于不同数据格式的EDA 工具之间的交换设计数据。 2.1.2 VHDL语言的优点 传统的硬件电路设计方法是采用自下而上的设计方法,即根据系统对硬件的要求,详细编制技术规格 关于书的成语关于读书的排比句社区图书漂流公约怎么写关于读书的小报汉书pdf ,并画出系统控制流图;然后根据技术规格书和系统控制流图,对系统的功能进行细化,合理地划分功能模块,并画出系统的功能框图;接着就进行各功能模块的细化和电路设计;各功能模块电路设计、调试完成后,将各功能模块的硬件电路连接起来再进行系统的调试,最后完成整个系统的硬件设计。采用传统方法设计数字系统,特别是当电路系统非常庞大时,设计者必须具备较好的设计经验,而且繁杂多样的原理图的阅读和修改也给设计者带来诸多的不便。为了提高开发的效率,增加已有开发成果的可继承性以及缩短开发周期,各ASIC研制和生产厂家相继开发了具有自己特色的电路硬件描述语言(Hardware Description Language,简称HDL)。但这些硬件描述语言差异很大,各自只能在自己的特定设计环境中使用,这给设计者之间的相互交流带来了极大的困难。因此,开发一种强大的、标准化的硬件描述语言作为可相互交流的设计环境已势在必行。于是,美国于1981年提出了一种新的、标准化的HDL,称之为VHSIC(Very High Speed Integrated Circuit)Hardware Description Language,简称VHDL。这是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。设计者可以利用这种语言来描述自己的设计思想,然后利用电子设计自动化工具进行仿真,再自动综合到门级电路,最后用PLD实现其功能。 综合起来讲,VHDL语言具有如下优点: (1)VHDL 语言功能强大,设计方式多样。VHDL语言具有强大的语言结构, 只需采用简单明确的VHDL语言程序就可以描述十分复杂的硬件电路。同时,它还具有多层次的电路设计描述功能。此外,VHDL 语言能够同时支持同步电路、异步电路和随机电路的设计实现,这是其他硬件描述语言所不能比拟的。VHDL语言设计方法灵活多样,既支持自顶向下的设计方式,也支持自底向上的设计方法;既支持模块化设计方法,也支持层次化设计方法。 (2)VHDL 语言具有强大的硬件描述能力。VHDL 语言具有多层次的电路设计描述功能,既可描述系统级电路,也可以描述门级电路;描述方式既可以采用行为描述、寄存器传输描述或者结构描述,也可以采用三者的混合描述方式。同时,VHDL语言也支持惯性延迟和传输延迟,这样可以准确地建立硬件电路的模型。VHDL语言的强大描述能力还体现在它具有丰富的数据类型。VHDL语言既支持标准定义的数据类型,也支持用户定义的数据类型,这样便会给硬件描述带来较大的自由度。 (3)VHDL语言具有很强的移植能力。VHDL语言很强的移植能力主要体现在: 对于同一个硬件电路的VHDL语言描述,它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。 (4)VHDL语言的设计描述与器件无关。采用VHDL语言描述硬件电路时, 设计人员并不需要首先考虑选择进行设计的器件。这样做的好处是可以使设计人员集中精力进行电路设计的优化,而不需要考虑其他的问题。当硬件电路的设计描述完成以后,VHDL语言允许采用多种不同的器件结构来实现。 (5)VHDL语言程序易于共享和复用。VHDL语言采用基于库(library)的设计方法。在设计过程中,设计人员可以建立各种可再次利用的模块,一个大规模的硬件电路的设计不可能从门级电路开始一步步地进行设计,而是一些模块的累加。这些模块可以预先设计或者使用以前设计中的存档模块,将这些模块存放在库中,就可以在以后的设计中进行复用。[3] 2.1.3 利用VHDL语言设计数字系统的特点 当电路系统采用VHDL语言设计其硬件时,与传统的电路设计方法相比较,具有如下的特点: (1)采用自上而下的设计方法。 即从系统总体要求出发,自上而下地逐步将设计的内容细化,最后完成系统硬件的整体设计。在设计的过程中,对系统自上而下分成三个层次进行设计: 第一层次是行为描述。所谓行为描述,实质上就是对整个系统的数学模型的描述。一般来说,对系统进行行为描述的目的是试图在系统设计的初始阶段,通过对系统行为描述的仿真来发现设计中存在的问题。在行为描述阶段,并不真正考虑其实际的操作和算法用何种方法来实现,而是考虑系统的结构及其工作的过程是否能到达系统设计的要求。 第二层次是RTL方式描述。这一层次称为寄存器传输描述(又称数据流描述)。如前所述,用行为方式描述的系统结构的程序,其抽象程度高,是很难直接映射到具体逻辑元件结构的。要想得到硬件的具体实现,必须将行为方式描述的VHDL语言程序改写为RTL方式描述的VHDL语言程序。也就是说,系统采用RTL方式描述,才能导出系统的逻辑表达式,才能进行逻辑综合。 第三层次是逻辑综合。即利用逻辑综合工具,将RTL方式描述的程序转换成用基本逻辑元件表示的文件(门级网络表)。此时,如果需要,可将逻辑综合的结果以逻辑原理图的方式输出。此后可对综合的结果在门电路级上进行仿真,并检查其时序关系。应用逻辑综合工具产生的门级网络表,将其转换成PLD的编程码点,即可利用PLD实现硬件电路的设计。 由自上而下的设计过程可知,从总体行为设计开始到最终的逻辑综合,每一步都要进行仿真检查,这样有利于尽早发现设计中存在的问题,从而可以大大缩短系统的设计周期。 (2)系统可大量采用PLD芯片。 由于目前众多制造PLD芯片的厂家,其工具软件均支持VHDL语言的编程。所以利用VHDL语言设计数字系统时,可以根据硬件电路的设计需要,自行利用PLD设计自用的ASIC芯片,而无须受通用元器件的限制。 (3)采用系统早期仿真。 从自上而下的设计过程中可以看到,在系统设计过程中要进行三级仿真,即行为层次仿真、RTL层次仿真和门级层次仿真。这三级仿真贯穿系统设计的全过程,从而可以在系统设计的早期发现设计中存在的问题,大大缩短系统设计的周期,节约大量的人力和物力。 (4)降低了硬件电路设计难度。 在传统的设计方法中,往往要求设计者在设计电路之前写出该电路的逻辑表达式或真值表(或时序电路的状态表)。这一工作是相当困难和繁杂的,特别是当系统比较复杂时更是如此。而利用VHDL语言设计硬件电路时,就可以使设计者免除编写逻辑表达式或真值表之苦,从而大大降低了设计的难度,也缩短了设计的周期。 (5)主要设计文件是用VHDL语言编写的源程序。 与传统的电路原理图相比,使用VHDL源程序有许多好处:其一是资料量小,便于保存。其二是可继承性好。当设计其他硬件电路时,可使用文件中的某些库、进程和过程等描述某些局部硬件电路的程序。其三是阅读方便。阅读程序比阅读电路原理图要更容易一些,阅读者很容易在程序中看出某一电路的工做原理和逻辑关系。而要从电路原理图中推知其工作原理则需要较多的硬件知识和经验。 2.1.4 VHDL语言的基本结构 一个完整的VHDL语言程序通常包含实体(Entity)、构造体(Architecture)、配置(Configuration)、程序包(Package)和库(Library)5个部分。前4个部分是可分别编译的源设计单元。实体用于描述所设计的系统的外接口信号;构造体用于描述系统内部的结构和行为;程序包存放各种设计模块都能共享的数据类型、常数和子程序等;配置用于从库中选取所需单元来组成系统设计的不同版本;库存放已经编译的实体、构造体、程序包和配置。库可由用户生成或由ASIC芯片制造商提供,以便于在设计中为大家所共享。 2.2 Quartus II 7.2 (32-Bit)软件介绍及其用法 2.2.1 Quartus II 7.2软件介绍 Quartus II设计软件提供完整的多平台设计环境,能够直接满足特定设计需要,为可编程芯片系统(SOPC)提供全面的设计环境。QuartusII 软件含有 FPGA 和 CPLD 设计所有阶段的解决 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 (图2.1)。 图2.1 QuartusII 软件含有 FPGA 和 CPLD 设计所有阶段的解决方案 此外,Quartus II 软件为设计流程的每个阶段提供 Quartus II 图形用户界面、EDA工具界面以及命令行界面。可以在整个流程中只使用这些界面中的一个,也可以在设计流程的不同阶段使用不同界面。本章介绍适用于每个设计流程的选项。图形用户界面设计流程:(图2.2 ) 图2.2 图形用户界面设计流程 Quartus II 软件包括一个模块化编译器。编译器包括以下模块(标有星号的模块表示在完整编译时,可根据设置选择使用): ​ 分析和综合 ​ 分区合并* ​ 适配器 ​ 汇编器 * ​ 标准时序分析器和TimeQuest时序分析器* ​ 设计助手* ​ EDA网表写入器* ​ HardCopy® 网表写入器 * EDA 工具与 Quartus II 软件配合使用时的基本设计流程: (1)创建新工程并指定目标器件或器件系列。 (2)指定与 Quartus II 软件一同使用的 EDA 设计输入、综合、仿真、时序分析、板级验证、形式验证以及物理综合工具,为这些工具指定其他选项。 (3)使用标准文本编辑器建立 Verilog HDL 或者 VHDL 设计文件,也可以使用MegaWizard 插件管理器建立宏功能模块的自定义变量。 (4)使用Quartus II支持的EDA综合工具之一综合您的设计,并生成EDIF网表文件(.edf)或 Verilog Quartus映射文件(.vqm)。 (5)(可选)使用Quartus II支持的仿真工具之一对您的设计进行功能仿真。 (6)在Quartus II软件中对设计进行编译。运行 EDA网表写入器,生成输出 文件,供其他 EDA工具使用。 (7)(可选)使用Quartus II支持的EDA时序分析或者仿真工具之一对设计进 行时序分析和仿真。 (8)(可选)使用Quartus II支持的EDA形式验证工具之一进行形式验证,确保Quartus布线后网表与综合网表一致。 (9)(可选)使用Quartus II 支持的EDA板级验证工具之一进行板级验证。 (10)(可选)使用Quartus II 支持的EDA物理综合工具之一进行物理综合。 (11)使用编程器和 Altera 硬件对器件进行编程。 2.2.2 Quartus II 软件的用法 在建立新设计时,应重视考虑 Quartus II 软件提供的设计方法,包括自上而下或自下而上的渐进式设计流程以及基于模块的设计流程。不管是否使用EDA设计输入和综合工具,都可以使用这些设计流程。 自上而下与自下而上的设计方法比较 Quartus II 软件同时支持自上而下和自下而上的编译流程。在自上而下的编译过程中,一个设计人员或者工程负责人在软件中对整个设计进行编译。不同的设计人员或者IP提供者设计并验证设计的不同部分,工程负责人在设计实体完成后将其加入到工程中。工程负责人从整体上编译并优化顶层工程。设计中完成的部分得到适配结果,当设计的其他部分改动时,其性能保持不变。自下而上的设计流程中,每个设计人员在各自的工程中对其设计进行优化后,将每一个底层工程集成到一个顶层工程中。渐进式编译提供导出和导入功能来实现这种设计方法。作为底层模块设计人员,您可以针对他们的设计,导出优化后的网表和一组分配 (例如 LogicLock区域)。然后,工程负责人将每一个设计模块作为设计分区导入到顶层工程中。在这种情况下,工程负责人必须指导底层模块设计人员,保证每一分区使用适当的器件资源。在完整的渐进式编译流程中,您应该认识到,如果以前出于保持性能不变的原因而采用自下而上的方法,那么现在可以采用自上而下方法来达到同样的目的。 这一功能之所以重要是出于两方面的原因。第一,自上而下流程要比对应的自下而上流程执行起来简单一些。例如,不需要导入和导出底层设计。第二,自上而下的方法为设计软件提供整个设计的信息,因此,可以进行全局优化。在自下而上的设计方法中,软件在编译每一个底层分区时,并不知道顶层设计其他分区的情况,因此,必须进行资源均衡和时序预算。 自上而下渐进式编译设计流程自上而下渐进式编译设计流程重新使用以前的编译结果,确保只对修改过的设计重新编译,因此能够保持设计性能不变,节省编译时间。自上而下的渐进式编译流程在处理其他设计分区时,可以只修改设计中关键单元的布局,也可以只对设计的指定部分限定布局,使编译器能够自动优化设计的其余部分,从而改进了时序。在渐进式编译流程中,您可以为设计分区分配一个设计实体实例,然后使用时序逼近布局图和LogicLock功能为分区分配一个器件物理位置,进行完整的设计编译。在编译过程中,编译器将综合和适配结果保存在工程数据库中。第一次编译之后,如果对设计做进一步的修改,只有改动过的分区需要重新编译。 完成设计修改后,您可以只进行渐进式综合,节省编译时间,也可以进行完整的渐进式编译,不但能够显著节省编译时间,而且还可以保持性能不变。 在这两种情况中,Quartus II 软件为所选的任务合并所有的分区。由于渐进式编译流程能够防止编译器跨分区边界进行优化,因此编译器不会象常规编译那样对面积和时序进行大量优化。为获得最佳的面积和时序结果,建议您记录设计分区的输入和输出,尽量将设计分区数量控制在合理范围内,避免跨分区边界建立过多的关键路径,不要建立太小的分区,如数量少于 1000 的逻辑单元和自适应逻辑模块(ALM)分区。 (1)设计输入 Quartus® II工程包括在可编程器件中最终实现设计需要的所有设计文件,软件源文件和其他相关文件。使用修订,可以比较工程多个版本的设置和分配,更快、更有效地满足设计要求。使用 Quartus II 模块编辑器、文本编辑器、MegaWizard® 插件管理器和 EDA 设计输入工具可以建立包括 Altera® 宏功能模块、参数化模块库(LPM)功能和知识产权(IP)功能在内的设计。图2.3为设计输入流程: 图2.3 设计输入流程 (2)建立工程 单击 File 菜单中的 New Project Wizard 或者运行 quartus_map 可执行文件建立新工程。建立新工程时,指定工程工作目录,分配工程名称,指定顶层设计实体的名称。还可以指定在工程中使用的设计文件、其它源文件、用户库和 EDA工具,以及目标器件。表2.1列出了一个 Quartus II 工程的设置文件和工程文件。 一旦建立了工程,可以在 Settings 对话框的 Files 页面中,从工程中添加和删除设计文件以及其他文件。在执行分析和综合过程期间,Quartus II软件将按文件在 Files 页面中显示的顺序来处理文件。单击 Project 菜单中的 Copy Project 命令,将整个工程复制到新的目录下,包括工程设计数据库文件、设计文件、设置文件和 报告 软件系统测试报告下载sgs报告如何下载关于路面塌陷情况报告535n,sgs报告怎么下载竣工报告下载 文件,然后在新目录下,打开该工程。如果还没有建立新目录,Quartus II 将生成该目录。Project Navigator 显示与当前修订相关的信息并且以图形表示工程层次、文件和设计单元,以及各种菜单命令的快捷键。您也可以右键单击信息,点击 Customize Columns 命令,自定义 Project Navigator 所显示的信息。[4][5] 表2.1 Quartus II 工程文件 文件 解说 Quartus II工程文件(.qpf) 指定用来建立工程和与工程相关修订的 Quartus II软件版本。 Quartus II 设置文件(.qsf) 包括分配编辑器、平面布局编辑器、Settings对话框、Tcl 脚本、Quartus II可执行文件产生的所有修订范围内或者独立的分配。工程中每个修订有一个 QSF。 Synopsys 设计约束文件(.sdc) 含有以业界标准 Synopsys 设计约束格式表示的设计约束和时序分配。Synopsys设计约束文件中的约束采用 Tcl 工具命令语言进行描述,符合 Tcl语法规则。 Quartus II工作空间文件(.qws) 包含用户偏好和其他信息,例如窗口位置,窗口中打开文件及其位置。 Quartus II默认设置文件(.qdf) 位于\\win目录下,包括所有全局默认设置。QSF 中的设置将替代这些设置。 本章小结 本章开始介绍了VHDL语言的设计分格以及设计中注意的问题,然后又介绍了Quartus II软件的使用方法。在这里我再说一下国内发展的战略选择,由于目前IT行业快速发展,以及ASIC合了Avant!和CO-Design,Cadence合了GDA等,形成了几大巨头的局面。而各可编程器件厂商,像Xilinx和Altera,也积极与EDA紧密合作, 针对目前硬件描述语言的发展和国家芯片制造生产的发展战略,国内如何在原EDA基础薄弱的情况下迅速发展,使EDA成为一个合理,健康而必比可少产业;将基础研究活动与独立产生的作用合理地结合,建议开展如下的工作: ​ 为了实现我国的芯片设计自主化,必须夯实基础,再结合VHDL的基础上,推广Verilog HDL设计语言,使硬件设计的底层单元库可以自主研制。 ​ 根据目前芯片系统的发展趋势,对系统级语言进行比较研究,在Superlog,SystemC等语言中作出选则,并进行相关工具的推广,以及与相关企业进行合作等。 ​ 深入HDL语言的综合和仿真等模型的研究,努力在与国外合作的基础山,建立自主知识产权的EDA公司。 ​ 积极加入EDA目前正在进行的标准化工作,做到了解、学习、应用、吸收、参与并重。 ​ 政府积极加入,重视生产、学习、研发的合作,开展卓有成效的发展模式。 3. 矩阵键盘接口电路的原理与总体设计 3.1 矩阵键盘接口电路的原理 在键盘中按键数量较多时,为了减少I/O口的占用,通常将按键排列成矩阵形式。在矩阵式键盘中,每条水平线和垂直线在交叉处不直接连通,而是通过一个按键加以连接。这样,一个端口就可以构成4*4=16个按键,比之直接将端口线用于键盘多出了一倍,而且线数越多,区别越明显,比如再多加一条线就可以构成20键的键盘,而直接用端口线则只能多出一键(9键)。由此可见,在需要的键数比较多时,采用矩阵法来做键盘是合理的。矩阵式结构的键盘显然比直接法要复杂一些,识别也要复杂一些,列线通过电阻接正电源,并将行线所接的FPGA的I/O口作为输出端,而列线所接的I/O口则作为输入。这样,当按键没有按下时,所有的输出端都是高电平,代表无键按下。行线输出是低电平,一旦有键按下,则输入线就会被拉低,这样,通过读入输入线的状态就可得知是否有键按下了。 行列式键盘的电路原理如图3.1所示:(为了说明问题以4*4为例) 图3.1 行列式键盘的电路原理如图 设置扫描信号为keydrv3~keydrv0,列线按键输入信号keyin3~keyin0与按键位置的关系如表3.1所示: 表3.1 扫描信号和列线按键输入信号与按键之间的关系表 keydrv3~keydrv0 keyin3~keyin0 对应的按键 1110 1110 1 1101 2 1011 3 0111 4 1110 5 1101 1101 6 1011 7 0111 8 1011 1110 9 1101 0 1011 A 0111 B 1110 C 0111 1101 D 1011 E 0111 F 3.2 总体设计 系统结构的总体设计 图3.2 键盘接口电路结构图 由行列式键盘原理就可以知道,要正确的完成键盘输入工作必须有按键扫描电路产生keydrv3~keydrv0信号。同时还必须有按键译码电路从keydrv3~keydrv0信号和keyin3~keyin0信号中译码出按键的值。此外,一般还需要一个按键发生信号用于和其他模块接口,通知其他模块键盘上有按键动作发生,并可以从键盘上读取按键的键值。由于各个模块需要的时钟频率是不一样的,因此时钟产生模块就是用于产生各个模块需要的时钟信号。因此得到接盘接口电路的结构如上图所示。[6][7] 本章小结 本章首先介绍了一下矩阵键盘的设计思路,总体来说行线输出是低电平,一旦有键按下,则输入线就会被拉低,这样,通过读入输入线的状态就可得知是否有键按下了。最后介绍了一下4*9键盘的总体设计思路。 4. 各模块的设计及仿真 4.1 键盘扫描电路 键盘扫描电路是用于产生keydrv3~keydrv0信号,其变化的顺序依次是1110-----1101-----1011-----0111-----……周而复始地扫描。其停留在某个状态的时间大约为10ms。更短的停留时间是没有必要的,因为人按键的时间大约为10ms,不可能有更快的按键动作发生;另外,更短的停留时间还容易采集到抖动信号,会干扰判断。而太长的停留时间则会使某些较快的按键东走丢失。 键盘扫描电路的外部接口电路如图4.1所示,其中clk_scan是周期为10ms的扫描时钟,keydrv为输出到键盘的扫描信号,宽度为4位。 图4.1 键盘扫描电路的外部接口电路图 其VHDL描述如下: LIBRARY ieee; USE ieee.std_logic_1164.all; -- Entity Declaration ENTITY key_scan IS -- {{ALTERA_IO_BEGIN}} DO NOT REMOVE THIS LINE! PORT ( clk_scan : IN STD_LOGIC; --扫描时钟,周期10ms keydrv : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) --输出扫描信号 ); -- {{ALTERA_IO_END}} DO NOT REMOVE THIS LINE! END key_scan; -- Architecture Body ARCHITECTURE key_scan_architecture OF key_scan IS CONSTANT s0 :STD_LOGIC_VECTOR (3 DOWNTO 0):="1110" ; --定义状态机编码 CONSTANT s1 :STD_LOGIC_VECTOR (3 DOWNTO 0):="1101" ; CONSTANT s2 :STD_LOGIC_VECTOR (3 DOWNTO 0):="1011" ; CONSTANT s3 :STD_LOGIC_VECTOR (3 DOWNTO 0):="0111" ; SIGNAL present_state:STD_LOGIC_VECTOR(3 DOWNTO 0); --状态机现态 SIGNAL next_state:STD_LOGIC_VECTOR(3 DOWNTO 0); --状态机次态 BEGIN --状态更新进程 PROCESS(clk_scan) BEGIN IF(clk_scan'event and clk_scan='1') then present_state<=next_state; END IF; END PROCESS; --状态译码 PROCESS (present_state) BEGIN CASE present_state IS WHEN s0=>next_state<=s1; WHEN s1=>next_state<=s2; WHEN s2=>next_state<=s3; WHEN s3=>next_state<=s0; --多余状态处理 WHEN OTHERS=>next_state<=s0; END CASE; END PROCESS; --输出译码 keydrv<=present_state; END key_scan_architecture; 以上程序采用一个状态机来实现扫描电路。该状态机是一个one-hot状态机,并且输出值就是状态机的状态,没有通过一个逻辑电路来做输出译码。这样的好处是得到的输出信号比较“干净”,没有毛刺。 其仿真波形如图4.2所示: 图4.2 键盘扫描电路仿真图 从图4.2中很容易发现present_state的值的变化是随着扫描信号key_scan的上升沿的到来而变化的,也就是key_scan每来一个脉冲,相应的present_state的值就变化一次。很容易发现keydrv的值的变化顺序为1110---1101---1011---0111,也就是每个key_scan来一个脉冲时,保证keydrv相邻的值只有一个变化,这样为了防止产生不必要的毛刺。present_state值和keydrv值是相同的,只不过一个用的二进制,一个用的是十进制,所以它的变化为14—13—11—7。 4.2 键盘译码电路和按键标志位产生电路 键盘译码电路是从keydrv3~ keydrv0和keyin3~keyin0信号中译码出按键的键值的电路,它的真值表就是以前行扫描信号、列扫描与按键位置的关系图。按键标志位产生电路是产生按键标志位信号keypressed的电路。由于这两个电路关系紧密,因此放入同一个模块中实现。其外部接口图如图4.3所示。其中clk为 局信号,它是由FPGA芯片的外部晶振给出的。clk在系统中的频率是最高,其他时钟都是它的分频产生。keydrv为键盘扫描信号,keyin为键盘输入信号,keyvalue为键值(代表按键所在的位置),keypressed表示有一个按键被按下,每发生一次按键动作,keypressed就输出一个宽度为全局时钟周期的正脉冲。该信号用于与其他模块握手,负责通知其他模块键盘是否有按键发生。其他模块在keypressed有效时,可以读取键值。 图4.3 键盘译码电路的外部接口 其VHDL实现如下: LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; ENTITY keydecoder IS PORT( clk : IN STD_LOGIC; --全局时钟 clk_scan : IN STD_LOGIC; --扫描时钟 keyin : IN STD_LOGIC_VECTOR(8 DOWNTO 0); --键盘输入 keydrv : IN STD_LOGIC_VECTOR(3 DOWNTO 0); --扫描信号 keyvalue : OUT STD_LOGIC_VECTOR(8 DOWNTO 0);--键值 keypressed : OUT STD_LOGIC --有按键按下 ); END keydecoder; ARCHITECTURE keydecoder_architecture OF keydecoder IS --TEMP <=keyin & keydrv; SIGNAL temp:STD_LOGIC_VECTOR(12 DOWNTO 0) ; SIGNAL temp_pressed: STD_LOGIC; SIGNAL keypressed_asy: STD_LOGIC; SIGNAL q1,q2,q3,q4,q5,q6 :STD_LOGIC; BEGIN temp<=keyin & keydrv; --译码进程 参见附录程序 --按键标志产生电路 process (clk_scan) begin if (clk_scan'event and clk_scan='1') then q1<=temp_pressed; q2<=q1; q3<=q2; q4<=q1; end if; keypressed_asy<=q1 or q2 or q3 or q4 ; end process; --同步化keypressed_asy process(clk) begin if(clk'event and clk='1') then q5<=keypressed_asy; q6<=q5; end if; keypressed<=q5 and not(q6) ; end process; END keydecoder_architecture; 上面程序是改进的程序,原程序是: --同步化有键被按下 PROCESS(clk) BEGIN IF(clk'event and clk ='1')THEN q1<=temp_pressed; q2<=q1; END IF; keypressed<=q1 and not(q2) ; END PROCESS; END keydecoder_architecture; 在这里先介绍一下没有改进的程序。上面程序中有两个进程。第一个进程负责译码,值得注意的是WHEN OTHEN语句有没有对temp_pressed和keyvalue信号赋值,这相当于不改变temp_presed和keyvalue信号的值,即实现了锁存输出。在不需要锁存输出时,在WHEN O-THEN语句中,一定要对所有的case语句中出现的信号逐一赋值,以免产生意想不到的结果。第二个进程负责把按键同步信号同步化与全局时钟同步的并且脉宽为一个周期的脉冲。 该电路的仿真结果如图4.4所示: 图4.4 没有进行去抖动前的仿真图 粗看起来,上图仿真结果似乎表明键盘接口电路的设计的要求已经达到了。然而仔细地考虑就回发现还有问题存在。仿真信号keyin是由于按键动作引起的,实际按键动作发生的keyin信号,有两点与上图不一样的地方。其一,按键是由抖动的,这是因为机械按键本身会引起按键抖动;其二,按键的时间长度是不确定的,可能从50ms到2ms不等。一个典型的实际波形如下图所示。该图所画的情况是按下“1”键的时间长达80ms是的波形。图中keyin1~keyin3端口的输入为高电平,而keyin0波形是一个尖端的不断弹跳的信号。从图中可以看出,keydrv波形由4个负脉冲组成,每个负脉冲代表扫描电路扫描到按键所在行。仅当keydrv波形扫描到“1”键所在行是,keyin0才能为低电平。而且,由于按键被按下和键弹起是都有抖动,因此第一个负脉冲的下降沿和最后一个负脉冲的下降沿都有抖动。这样造成keypressed信号的仿真波形中出现多个正脉冲,由于每次输入一个keypressed脉冲,就代表一个键被按下。所以看到这次长达80ms的按键被当成是多次按键了。 按键长度为80ms的仿真波行如图4.5所示: 图4.5 有毛刺的仿真图 由图4.5可以看出当keyin的输入有抖动时,也就是在仿真的时候把keyin0的前几个脉冲的周期设置小一点,这样就法相输出值keypressed出现了多次值,所以就被认为是发生了多次按键,但事实上只发生了一次按键。 解决上面的问题的方法是重新编写按键发生标志电路,该电路不仅要解决按键抖动导致一次按键被当成多次的问题,同时还要解决按键太长导致一次按键被当成多次的问题。考虑这些因素之后,编写的程序应该是阴影部分的程序。 这个改进的程序与原来程序的不同之处如下: ​ 多了一个输入信号clk_scan,它是用于产生扫描信号的时钟,周期为10ms。 ​ 按键信号tepm_pressed首先通过clk_scan信号的上升延采样。通过采样后,抖动噪声被消除。 ​ 采样后得到信号被分别延迟1~4个clk_csan周期得到4个信号q1、q2、q3、q4。这四个信号进行或运算得到一个宽度约为80ms并且与全局时钟异步的按键信号keypressed_asy。原来程序中一个长时间的按键过程有可能被认为是多次按键,通过这种方法使得一个长时间的按键仍然是一次按键。 ​ 把keypressed_asy同步化。 改进后的程序的仿真波形图如图4.6所示: 图4.6 改进后的仿真图 通过仿真波形图可以看出,按键的抖动不会影响输出结果;无论一个按键动作持续时间有多久,但任然认为是一个按键。 4.3 时钟产生模块 时钟产生模块是用于扫描时钟的,它的输出供给给键盘扫描模块和按键标志位的产生模块,其外部接口图如图4.7所示: 图4.7 时钟产生模块外部接口电路 其VHDL实现如下: LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_ARITH.all; ENTITY clk_gen IS PORT (clk : IN STD_LOGIC; --全局时钟 clk_scan : OUT STD_LOGIC --扫描时钟 ); E
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