EDA实验指导书（新）

EDA 技术实验 指 导 书 重庆科技学院 信息工程工程实验中心 2006-1 1 目录 第一章 GW48 EDA/SOPC系统使用说明................................................................................................... 1 第一节 GW48 教学实验系统原理与使用介绍 ....................................................................................... 1 一、GW48 系统使用注意事项 ................................................................................................................. 1 二、GW48 系统主板结构与使用方法 ..................................................................................................... 1 三、使用举例 .......................................................................................................................................... 5 第二节 实验电路结构图使用说明 ........................................................................................................ 7 一、实验电路信号资源符号图说明 ...................................................................................................... 7 二、各实验电路结构图特点与适用范围简述 ...................................................................................... 7 第二章 实验 ................................................................................................................................................. 11 实验一 组合逻辑电路（一）............................................................................................................. 11 实验二 组合逻辑电路（二）............................................................................................................. 13 实验三 七段数码管译码电路............................................................................................................. 15 实验四 计数器电路............................................................................................................................. 17 实验五 计数器、分频器应用............................................................................................................. 19 实验六 ADC0809 采样控制电路 ...................................................................................................... 21 实验七 波形与扫频信号发生器电路 .................................................................................................. 24 附录 1 实验电路结构图.............................................................................................................................. 28 图 3-1 电路结构图NO.0 ....................................................................................................................... 28 图 3-2 电路结构图NO.1 ....................................................................................................................... 28 图 3-3 电路结构图NO.2 ....................................................................................................................... 29 图 3-4 电路结构图NO.3 ....................................................................................................................... 29 图 3-5 电路结构图NO.4 ....................................................................................................................... 30 图 3-6 电路结构图NO.7 ....................................................................................................................... 30 图 3-7 电路结构图NO.8 ....................................................................................................................... 31 图 3-8 电路结构图NO.9 ....................................................................................................................... 31 图 3-9 电路结构图NO.5 ....................................................................................................................... 32 图 3-10 电路结构图NO.6 ..................................................................................................................... 33 图 3-11 8 位数码管扫描式显示电路 ................................................................................................... 33 图 3-12 液晶与单片机以及FPGA的I/O口的连接 ............................................................................... 34 图 3-13 GW_ADDA板插座引脚................................................................................................................ 34 图 3-14 目标芯片万能适配座.............................................................................................................. 35 图 3-15 编程下载接口.......................................................................................................................... 35 附录二 超高速A/D、D/A板GW_ADDA说明................................................................................................... 36 附录三 步进电机和直流电机使用说明..................................................................................................... 37 附录四 SOPC适配板使用说明..................................................................................................................... 37 附录五 结构图信号与芯片引脚对照 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf ..................................................................................................... 38 2 第一章 GW48 EDA/SOPC 系统使用说明 第一节 GW48 教学实验系统原理与使用介绍 一、GW48 系统使用注意事项 a：闲置不用 GW48 系统时，必须关闭电源！！！ b：在实验中，当选中某种模式后，要按一下右侧的复位键，系统的监控模块复位， 以使系统进入该结构模式工作，但对 FPGA 没有影响。 c：换目标芯片时要特别注意，不要插反或插错，也不要带电插拔，确信插对后才 能开电源。 二、GW48 系统主板结构与使用方法 该系统的实验电路结构是可控的。即可通过控制接口键，使之改变连接方式以适应 不同的实验需要。因而，从物理结构上看，实验板的电路结构是固定的，但其内部的信 息流在主控器的控制下，电路结构将发生变化---重配置。这种“多任务重配置”设计方 案的目的有 3 个：1、适应更多的实验与开发项目；2、适应更多的 PLD 公司的器件；3、 适应更多的不同封装的 FPGA和CPLD器件。系统板面主要部件及其使用方法说明如下。 以下是对 GW48 系统主板功能块的注释。 （1）模式选择键：按动该键能使实验板产生 12 种不同的实验电路结构。这些结构 如第二节的 13 张实验电路结构图所示。例如选择了 NO.3 图，须按动系统板上此键， 直至数码管“模式指示”数码管显示“3”，于是系统即进入了 NO.3 图所示的实验电路 结构。 （2）适配板：这是一块插于主系统板上的目标芯片适配座，对于不同的目标芯片 可配不同的适配座。附录五已列出多种芯片对系统板引脚的对应关系供实验时查用。 （3）ByteBlasterMV 编程配置口：如果要进行独立电子系统开发、应用系统开发、 电子设计竞赛等开发实践活动，首先应该将系统板上的目标芯片适配座拔下（对于 Cyclone 器件不用拔），用配置的 10 芯编程线将“ByteBlasterMV”口和独立系统上适配 板上的 10 芯口相接，进行在系统编程（如 GWDVP-B 板）。“ByteBlasterMV”口能对不 1 同公司，不同封装的 CPLD/FPGA 进行编程下载，也能对 isp 单片机 89S51 等进行编程。 （4）ByteBlasterII 编程配置口：该口主要用于对 Cyclone 系列 AS 模式专用配置器 件 EPCS4 和 EPCS1 等编程。 (5) 混合工作电压源：系统不必通过切换即可为 CPLD/FPGA 目标器件提供 5V、 3.3V、2.5V、1.8V 和 1.5V 工作电源。见图 3-14。 （6）JP5 编程模式选择跳线：（仅 GW48-PK2 型含此）。如果要对 Cyclone 的配置 芯片进行编程，应该将跳线接于“ByBtII”端，在将标有“ByteBlasterII”编程配置口同 适配板上 EPCS4/1 的 AS 模式下载口用 10 芯线连接起来，通过 QuartusII 进行编程。当 短路“Others”端时，可对其它所有器件编程。图 3-15。 （7）JP6/JVCC/VS2 编程电压选择跳线：跳线 JVCC（GW48—PK2 型标为“JP6”） 是对编程下载口的选择跳线。对 5V 器件，如 10K10、10K20、7128S、1032、95108、 89S51 单片机等，必须选“5.0V”。而对低于或等于 3.3V 的低压器件，如 1K30、1K100、 10K30E、20K300、Cyclone、7128B 等一律选择“3.3V”一端。 （8）并行下载口：此接口通过下载线与微机的打印机口相连。来自 PC 机的下载控 制信号和 CPLD/FPGA 的目标码将通过此口，完成对目标芯片的编程下载。计算机的并 行口通信模式最好设置成“EPP”模式。 （9）键 1~键 8 ：为实验信号控制键，此 8 个键受“多任务重配置”电路控制，它 在每一张电路图中的功能及其与主系统的连接方式随模式选择键的选定的模式而变，使 用中需参照第三节中的电路图。 （10）键 9~键 14 ：（GW48—PK2 型含此键）此 6 个键不受“多任务重配置”电路 控制，由于键信号速度慢，所以其键信号输入口是全开放的，各端口定义在插座“JP8” 处，可通过手动节插线的方式来实用，键输出默认高电平。 注意，键 1 至键 8 是由“多任务重配置”电路结构控制的，所以键的输出信号没有 抖动问 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 。但设计者如果希望完成键的消抖动电路设计，必须使用键 9 至键 14 来实现。 （11）数码管 1~8/发光管 D1~D16 ：受“多任务重配置”电路控制，它们的连线 形式也需参照第三节的电路图。 （12）时钟频率选择 ：CLOCK0、CLOCK2、CLOCK5、CLOCK9 位于主系统的右 小侧，通过短路帽的不同接插方式，使目标芯片获得不同的时钟频率信号。 CLOCK0：信号频率范围 0.5Hz–50MHz，适合于目标芯片对信号频率或周期测量等 设计项目的信号输入端。 需要特别注意的是：每一组频率源及其对应时钟输入端，分别只能插一个短路帽。 也就是说最多只能提供 4 个时钟频率输入 FPGA。 （13）扬声器：与目标芯片的“SPEAKER”端相接，通过此口可以进行奏乐或了 解信号的频率，它与目标器件的具体引脚号，应该查阅附录五。 （14）PS/2 接口：通过此接口，可以将 PC 机的键盘和/或鼠标与 GW48 系统的目 2 标芯片相连，从而完成 PS/2 通信与控制方面的接口实验，GW48-GK/PK2 含另一 PS/2 接口，引脚连接情况参见实验电路结构 NO.5。 （15）VGA 视频接口：通过它可完成目标芯片对 VGA 显示器的控制。参见实验电 路结构 NO.5。 （16）单片机接口器件：它与目标板的连接方式也已标于主系统板上。 注 1：对于 GW48-PK2 系统，实验板右侧有一开关，若向“TO_ FPGA”拨，将 RS232 通信口直接与 FPGA 相接；若向“TO_MCU”拨，则与 89S51 单片机的 P30 和 P31 端 口相接。平时此开关应该向“TO_MCU”拨，这样可不影响 FPGA 的工作! 注 2：GW48-EK 系统上的用户单片机 89C51 的各引脚是独立的（时钟已接 12MHz）， 没有和其他任何电路相连，实验时必须使用连接线连接。 （17）RS-232 串行通讯接口：此接口电路是为 FPGA 与 PC 通讯和 SOPC 调试准备 的。或使 PC 机、单片机、FPGA/CPLD 三者实现双向通信。对于 GW48-EK 系统，其通 信端口是与中间的双排插座上的 TX30、RX31 相连的。 （18）D/A 转换 ：利用此电路模块（实验板左下侧），可以完成 FPGA/CPLD 目标 芯片与 D/A 转换器的接口实验或相应的开发。D/A 的模拟信号的输出接口是“AOUT”， 示波器可挂接左下角的两个连接端。当使能拨码开关 8：“滤波 1”时，D/A 的模拟输出 将获得不同程度的滤波效果 。见实验电路结构 NO.5。 注意：进行 D/A 接口实验时，需打开系统上侧的+/-12V 电源开关。 （19）A/D 转换 ：外界模拟信号可以分别通过系统板左下侧的两个输入端“AIN0” 和“AIN1”进入 A/D 转换器 ADC0809 的输入通道 IN0 和 IN1，ADC0809 与目标芯片 直接相连。通过适当设计，目标芯片可以完成对 ADC0809 的工作方式确定、输入端口 选择、数据采集与处理等所有控制工作,并可通过系统板提供的译码显示电路，将测得的 结果显示出来。见实验电路结构 NO.5。 注意：不用 0809 时，需将左下角的拨码开关的“A/D 使能”和“转换结束”打为 禁止：向上拨，以避免与其他电路冲突。 1. 左下角拨码开关的“A/D 使能”和“转换结束”拨为使能：向下拨，即将 ENABLE(9) 与 PIO35 相接；若向上拨则禁止，即则使 ENABLE(9)Å0，表示禁止 0809 工作，使它 的所有输出端为高阻态。 2. 左下角拨码开关的“转换结束”使能，则使 EOC(7)ÅPIO36，由此可使 FPGA 对 ADC0809 的转换状态进行测控。 （20）VR1 电位器：通过它可以产生 0V~+5V 幅度可调的电压。其输入口是 0809 的 IN1（与外接口 AIN1 相连，但当 AIN1 插入外输入插头时，VR1 将与 IN1 自动断开）。 若利用 VR1 产生被测电压，则需使 0809 的第 25 脚置高电平，即选择 IN1 通道。见实 验电路结构 NO.5。 （21）AIN0 的特殊用法 ：系统板上设置了一个比较器电路，主要以 LM311 组成。 3 若与 D/A 电路相结合，可以将目标器件设计成逐次比较型 A/D 变换器的控制器件。见 实验电路结构 NO.5。 （22）系统复位键：此键是系统板上负责监控的微处理器的复位控制键，同时也与 接口单片机和 LCD 控制单片机的复位端相连。因此兼作单片机的复位键。 （23）下载控制开关 ：（仅 GW48—GK/PK 型含此开关）在系统板的左侧的开关。 当需要对实验板上的目标芯片下载时必须将开关向上打（即“DLOAD”）；而当向下打 （LOCK）时，将关闭下载口，这时可以将下载并行线拔下而作它用（这时已经下载进 FPGA 的文件不会由于下载口线的电平变动而丢失）；例如拔下的 25 芯下载线可以与其 他适配板上的并行接口相接，以完成类似逻辑分析仪方面的并行通信实验。 （24）跳线座 SPS ：短接“T_F”可以使用“在系统频率计”。频率输入端在主板 右侧标有“频率计”处。模式选择为“A”。短接“PIO48”时，信号 PIO48 可用，如实 验电路结构图 NO.1 中的 PIO48。平时应该短路“PIO48”。 （25）目标芯片万能适配座 CON1/2 ：在目标板的下方有两条 80 个插针插座 （GW48-CK 系统）。见实验电路结构 3-14。 对于 GW48-GK/PK2/EK 系统，此适配座在原来的基础上增加了 20 个插针，功能 大为增强。增加的 20 插针信号与目标芯片的连接方式可参考实验电路结构 NO.5、图 3-12 和表一。GW48-EK 系统中此 20 的个插针信号全开放。 （26）左下拨码开关 ：（仅 GK/PK2/EK 型含此开关）拨码开关的详细用法可参考 实验电路结构 NO.5 图。 （27）上拨码开关 ：（仅 GK/PK2 型含此开关）是用来控制数码管作扫描显示用的。 当要将 8 个数码管从原来的重配置可控状态下向扫描显示方式转换时，可以将此拨码开 关全部向下拨，然后将左下侧的拨码开关的“DS8 使能”向上拨。 （28）ispPAC 下载板 ：对于 GW48-GK 系统，其右上角有一块 ispPAC 模拟 EDA 器件下载板，可用于模拟 EDA 实验中对 ispPAC10/20/80 等器件编程下载用，详细方法 请看光盘中：“模拟 EDA 实验演示”的 POWER POINT。 （29）8X8 数码点阵 ：（仅 GW48-GK 型含此）在右上角的模拟 EDA 器件下载板 上还附有一块数码点阵显示块，是通用共阳方式，需要 16 根接插线和两根电源线连接。 详细方法请看“实验演示”的 POWER POINT。 （30）+/-12V 电源开关：在实验板左上角。有指示灯。电源提供对象：1）与 082、 311 及 DAC0832 等相关的实验；2）模拟信号发生源；3）GW48-DSP/DSP+适配板上的 D/A 及参考电源；此电源输出口可参见附图 1。平时，此电源必须关闭！ （31）智能逻辑笔：（仅 GK/PK2 型含此）逻辑信号由实验板左侧的“LOGIC PEN INPUT”输入。测试结果： 1. 高电平：判定为大于 3V 的电压；亮第 1 个发光管； 2. 低电平：判定为小于 1V 的电压；亮第 2 个发光管。 4 3. 高阻态：判定为输入阻抗大于 100K 欧姆的输出信号；亮第 3 个发光管。注意， 此功能具有智能化； 4. 中电平：判定为小于 3V，大于 1V 的电压；亮第 4 个发光管。 5. 脉冲信号：判定为存在脉冲信号时；亮所有的发光管。 注意：使用逻辑笔时，clock0/clock9 上不要接 50MHz，以免干扰。 （32）模拟信号发生源：（GK/PK2 型含此）信号源主要用于 DSP/SOPC 实验及 A/D 高速采样用信号源。使用方法如下： 1）打开+/-12V 电源；2）用一插线将右下角的某一频率信号（如 65536Hz）连向 单片机上方插座“JP18”的 INPUT 端；3）这时在“JP17”的 OUTPUT 端及信号挂钩“WAVE OUT”端同时输出模拟信号，可用示波器显示输出模拟信号（这时输出的频率也是 65536Hz） ；4）实验系统右侧的电位器上方的 3 针座控制输出是否加入滤波：向左端 短路加滤波电容；向右短路断开滤波电容；5）此电位器是调谐输出幅度的，应该将输 出幅度控制在 0-5V 内。 （33）JP13 选择 VGA 输出：（仅 GW48-GK/PK2 含此）。将“ENBL”短路，使 VGA 输出显示使能；将“HIBT”短路，使 VGA 输出显示禁止，这时可以将来自外部的 VGA 显示信号通过 JP12 座由 VGA 口输出。此功能留给 SOPC 开发。 （34）FPGA 与 LCD 连接方式：（仅 PK2 型含此）。由附图 11 的实验电路结构图 COM 可知，默认情况下，FPGA 是通过 89C51 单片机控制 LCD 液晶显示的，但若 FPGA 中有 Nios 嵌入式系统，则能使 FPGA 直接控制 LCD 显示。方法是拔去此单片机（在右 下侧），用连线将座 JP22/JP21（LCD 显示器引脚信号）各信号分别与座 JP19/JP20（FPGA 引脚信号）相连接即可。 （35）JP23 使用说明：（仅 GW48-GK/PK2 型含此）。单排座 JP23 有 3 个信号端， 分别来自此单片机的 I/O 口。 三、使用举例 若模式键选中了“实验电路结构图 NO.1”，这时的 GW48 系统板所具有的接口方式 变为：FPGA/CPLD 端口 PI/O31~28（即 PI/O31、PI/O30、PI/O29、PI/O28）、PI/O27~24、 PI/O23~20 和 PI/O19~16 ，共 4 组 4 位二进制 I/O 端口分别通过一个全译码型 7 段译码 器输向系统板的 7 段数码管。这样，如果有数据从上述任一组四位输出，就能在数码管 上显示出相应的数值，其数值对应范围为： FPGA/CPLD 输出 0000 0001 0010 … 1100 1101 1110 1111 数 码 管 显 示 0 1 2 … C D E F 端口 I/O32~39 分别与 8 个发光二极管 D8~D1 相连，可作输出显示，高电平亮。还 可分别通过键 8 和键 7，发出高低电平输出信号进入端口 I/049 和 48 ；键控输出的高低 5 电平由键前方的发光二极管 D16 和 D15 显示，高电平输出为亮。此外，可通过按动键 4 至键 1，分别向 FPGA/CPLD 的 PIO0~PIO15 输入 4 位 16 进制码。每按一次键将递增 1， 其序列为 1，2，…9，A，…F。注意，对于不同的目标芯片，其引脚的 I/O 标号数一般 是同 GW48 系统接口电路的“PIO”标号是一致的（这就是引脚标准化），但具体引脚号 是不同的，而在逻辑设计中引脚的锁定数必须是该芯片的具体的引脚号。具体对应情况 需要参考引脚对照表。 6 第二节 实验电路结构图使用说明 一、实验电路信号资源符号图说明 结合下图，以下对实验电路结构图中出现的信号资源符号功能作出一些说明： 实验电路信号资源符号图 （1）直接与 7 段数码管相连的连接方式的设置是为了便于对 7 段显示译码器的设 计学习。以图 NO.2 为例，如图所标“PIO46-PIO40 接 g、f、e、d、c、b、a”表示 PIO46、 PIO45..PIO40 分别与数码管的 7 段输入 g、f、e、d、c、b、a 相接。 （2）图(a)：16 进制 7 段全译码器，它有 7 位输出，分别接 7 段数码管的 7 个显示 输入端：a、b、c、d、e、f 和 g；它的输入端为 D、C、B、A，D 为最高位，A 为最低 位。例如，若所标输入的口线为 PIO19~16，表示 PIO19 接 D、18 接 C、17 接 B、16 接 A。 （3）图(b)：高低电平发生器，每按键一次，输出电平由高到低、或由低到高变化 一次，且输出为高电平时，所按键对应的发光管变亮，反之不亮。 （4）图(c)：16 进制码（8421 码）发生器，由对应的键控制输出 4 位 2 进制构成的 1 位 16 进制码，数的范围是 0000~1111，即^H0 至^HF。每按键一次，输出递增 1，输 出进入目标芯片的 4 位 2 进制数将显示在该键对应的数码管上。 （5）图(d)：单次脉冲发生器。每按一次键，输出一个脉冲，与此键对应的发光管 也会闪亮一次，时间 20ms。 （6）图(e)：琴键式信号发生器，当按下键时，输出为高电平，对应的发光管发亮； 当松开键时，输出为高电平，此键的功能可用于手动控制脉冲的宽度。具有琴键式信号 发生器的实验结构图是 NO.3。 二、各实验电路结构图特点与适用范围简述 （1）结构图 NO.0：目标芯片的 PIO19 至 PIO44 共 8 组 4 位 2 进制码输出，经外 部的 7 段译码器可显示于实验系统上的 8 个数码管。键 1 和键 2 可分别输出 2 个四位 2 进制码。一方面这四位码输入目标芯片的 PIO11~PIO8 和 PIO15~PIO12，另一方面，可 以观察发光管 D1 至 D8 来了解输入的数值。例如，当键 1 控制输入 PIO11~PIO8 的数为 ^HA 时，则发光管 D4 和 D2 亮，D3 和 D1 灭。电路的键 8 至键 3 分别控制一个高低电 7 平信号发生器向目标芯片的PIO7至PIO2输入高电平或低电平，扬声器接在“SPEAKER” 上，具体接在哪一引脚要看目标芯片的类型，这需要查引脚对照表。如目标芯片为 FLEX10K10，则扬声器接在“3”引脚上。目标芯片的时时钟输入未在图上标出，也需 查阅第 3 节的引脚对照表。例如，目标芯片为 XC95108，则输入此芯片的时钟信号有 CLOCK0 至 CLOCK9，共 4 个可选的输入端，对应的引脚为 65 至 80。具体的输入频率， 可参考主板频率选择模块。此电路可用于设计频率计，周期计，计数器等等。 （2）结构图 NO.1：适用于作加法器、减法器、比较器或乘法器等。例如，加法器 设计，可利用键 4 和键 3 输入 8 位加数；键 2 和键 1 输入 8 位被加数，输入的加数和被 加数将显示于键对应的数码管 4-1，相加的和显示于数码管 6 和 5；可令键 8 控制此加 法器的最低位进位。 （3）结构图 NO.2：可用于作 VGA 视频接口逻辑设计，或使用数码管 8 至数码管 5 共 4 个数码管作 7 段显示译码方面的实验；而数码管 4 至数码管 1，4 个数码管可作译 码后显示，键 1 和键 2 可输入高低电平。 （4）结构图 NO.3：特点是有 8 个琴键式键控发生器，可用于设计八音琴等电路系 统。也可以产生时间长度可控的单次脉冲。该电路结构同结构图 NO.0 一样，有 8 个译 码输出显示的数码管，以显示目标芯片的 32 位输出信号，且 8 个发光管也能显示目标 器件的 8 位输出信号。 （5）结构图 NO.4：适合于设计移位寄存器、环形计数器等。电路特点是，当在所 设计的逻辑中有串行 2 进制数从 PIO10 输出时，若利用键 7 作为串行输出时钟信号，则 PIO10 的串行输出数码可以在发光管 D8 至 D1 上逐位显示出来，这能很直观地看到串 出的数值。 （6）结构图 NO.5：此电路结构有较强的功能，主要用于目标器件与外界电路的接 口设计实验。主要含以 9 大模块： 1．普通内部逻辑设计模块。在图的左下角。此模块与以上几个电路使用方法相同， 例如同结构图 NO.3 的唯一区别是 8 个键控信号不再是琴键式电平输出，而是高低电平 方式向目标芯片输入。此电路结构可完成许多常规的实验项目。 2．RAM/ROM 接口。在图左上角，此接口对应于主板上，有 1 个 32 脚的 DIP 座， 在上面可以插 RAM，也可插 ROM（仅 GW48-GK/PK 系统包含此接口）例如：RAM： 628128；ROM：27C020、27C040、29C040 等。此 32 脚座的各引脚与目标器件的连接 方式示于图上，是用标准引脚名标注的，如 PIO48（第 1 脚）、PIO10（第 2 脚）、OE 控 制为 PIO62 等等。注意，RAM/ROM 的使能 CS1 由主系统左边的拨码开关“1”控制。 对于不同的 RAM 或 ROM，其各引脚的功能定义不尽一致，即，不一定兼容，因此在 使用前应该查阅相关的资料，但在结构图的上方也列出了部分引脚情况，以资参考。 3．VGA 视频接口。4．两个 PS/2 键盘接口。注意，对于 GW48-CK 系统，只有 1 个，连接方式是下方的 PS/2 口。 8 5．A/D 转换接口。6．D/A 转换接口。 7．LM311 接口。 8．单片机接口。 9．RS232 通信接口。 注意，结构图 NO.5 中并不是所有电路模块都可以同时使用，这是因为各模块与目 标器件的 IO 接口有重合： 1．当使用 RAM/ROM 时，数码管 3、4、5、6、7、8 共 6 各数码管不能同时使用， 这时，如果有必要使用更多的显示，必须使用以下介绍的扫描显示电路。但 RAM/ROM 可以与 D/A 转换同时使用，尽管他们的数据口（PIO24、25、26、27、28、29、30、31） 是重合的。这时如果希望将 RAM/ROM 中的数据输入 D/A 中，可设定目标器件的 PIO24、 25、26、27、28、29、30、31 端口为高阻态；而如果希望用目标器件 FPGA 直接控制 D/A 器件，可通过拨码开关禁止 RAM/ROM 数据口。 RAM/ROM 能与 VGA 同时使用，但不能与 PS/2 同时使用，这时可以使用以下介绍 的 PS/2 接口。 .A/D 不能与 RAM/ROM 同时使用，由于他们有部分端口重合，若使用 RAM/ROM， 必须禁止 ADC0809，而当使用 ADC0809 时，应该禁止 RAM/ROM，如果希望 A/D 和 RAM/ROM 同时使用以实现诸如高速采样方面的功能，必须使用含有高速 A/D 器件的 适配板，如 GWAK30+等型号的适配板。RAM/ROM 不能与 311 同时使用，因为在端口 PIO37 上，两者重合。 （7）结构图 NO.6：此电路与 NO.2 相似，但增加了两个 4 位 2 进制数发生器，数 值分别输入目标芯片的 PIO7~PIO4 和 PIO3~PIO0。例如，当按键 2 时，输入 PIO7~PIO4 的数值将显示于对应的数码管 2，以便了解输入的数值。 （8）结构图 NO.7：此电路适合于设计时钟、定时器、秒表等。因为可利用键 8 和 键 5 分别控制时钟的清零和设置时间的使能；利用键 7、5 和 1 进行时、分、秒的设置。 （9）结构图 NO.8：此电路适用于作并进/串出或串进/并出等工作方式的寄存器、 序列检测器、密码锁等逻辑设计。它的特点是利用键 2、键 1 能序置 8 位 2 进制数，而 键 6 能发出串行输入脉冲，每按键一次，即发一个单脉冲，则此 8 位序置数的高位在前， 向 PIO10 串行输入一位，同时能从 D8 至 D1 的发光管上看到串形左移的数据，十分形 象直观。 （10）结构图 NO.9：若欲验证交通灯控制等类似的逻辑电路，可选此电路结构。 （11）结构图 NO.A: 系统将变成一台频率计，数码管 8 将显示“F”，“数码 6”至 “数码 1”显示频率值，最低位单位是 Hz。测频输入端为系统板右下侧的插座。 （13）实验电路结构图 COM：附图 11 电路仅 GW48-GK/PK2 拥有，即以上所述的 所有电路结构，包括“实验电路结构 NO.0”至“实验电路结构 NO.B”共 11 套电路结 构模式为 GW48-GK/PK2 两种系统共同拥有（兼容），把他们称为通用电路结构。即在 原来的 11 套电路结构模式中的每一套结构图中增加附图 11 所示的“实验电路结构图 COM”。例如，在 GW48-PK2 系统中，当“模式键”选择“5”时，电路结构将进入附 9 图 7 所示的实验电路结构图 NO.5 外，还应该加入“实验电路结构图 COM”。这样，在 每一电路模式中就能比原来实现更多的实验项目。 10 11 第二章 实验 实验一 组合逻辑电路（一） 一、实验目的： 1、 通过一个简单的4—1多路选择器的设计，让学生掌握组合逻辑电路的设计方法。 2、 掌握软件仿真方法。 3、 初步了解 CPLD/FPGA 设计的全过程。 二、实验内容： 1、4—1 多路选择器的真值表如下：(A3,A2,A1,A0 为'位'信号) Input Output sel A3 A2 A1 A0 Y 0 X X X A0 A0 1 X X A1 X A1 2 X A2 X X A2 3 A3 X X X A3 2、预习：(1) 完善设计文件；(2) 思考如何由输入到输出的波形变化情况判断设计是否满足 功能要求，结合数字电路中的实验；(3) 了解 Quartus 设计步骤（建立工程、编译至仿真）。 参考程序（部分）： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity my41 is Port ( sel : IN STD_LOGIC_VECTOR( DOWNTO 0); A3, A2, A1, A0 : IN STD_LOGIC; Y : OUT STD_LOGIC) ); 12 end; architecture Bhv of my41 is begin process(A3, A2, A1, A0, sel) begin case sel IS end case; end process; end Bhv; 三、实验步骤： 1. 建立新的 Quartus II 工程 (1) 在磁盘分区 D:下新建一个实验文件夹，如 sy1。 (2) 运用 Quartus II（简称 QII）新工程向导将新工程建在 sy1 文件夹中。 (3) 在 sy1 文件夹中，建立并保存满足上述真值表要求的硬件描述文件。 注意：文件名和文件扩展名的设置。 2. 编译、仿真 (1) 将上述 VHD 文件添加进工程，并将其设置为顶层（Top-Level Entity）。 (2) 用 编译此工程。编译成功后，运用 TOOLS/RTL Viewer 观察 QII 综合后 得到的 RTL 图。 (3) 时序仿真。建立仿真所需输入信号变化文件—Vector Wavefrom file，并按 进行仿真。 四、实验 报告 软件系统测试报告下载sgs报告如何下载关于路面塌陷情况报告535n,sgs报告怎么下载竣工报告下载 ： 根据以上的实验内容写出实验报告。包括 1. 硬件描述文件； 2. 绘出综合后得到的 RTL；结合数字电路知识作简单解释； 3. 记录 混凝土 养护记录下载土方回填监理旁站记录免费下载集备记录下载集备记录下载集备记录下载 仿真波形，并分析、判断仿真结果； 13 实验二 组合逻辑电路（二） 一、实验目的： 1、 通过一个简单的 3—8 译码器的设计，让学生掌握组合逻辑电路的设计方法。 2、 掌握组合逻辑电路的静态测试方法。 3、 了解 CPLD/FPGA 设计的全过程。 二、实验内容： 3—8 译码器的真值表如下： Input Output A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 0 0 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 0 1 0 1 0 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 2、预习：(1) 完善设计文件；(2) 思考软件仿真时输入信号应如何设置；当用 3 个按键和 8 个 LED 分别作硬件测试时的输入输出，输入和输出间有怎样的对应关系？；(3) 了解 Quartus 设计 步骤（管脚分配、下载至硬件测试）。 参考程序（部分） library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity my38 is Port ( A : IN STD_LOGIC_VECTOR(2 DOWNTO 0); Y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); end; 14 architecture Bhv of my38 is begin process(A) begin case A IS end case; end process; end Bhv; 三、实验步骤： 1. 建立新的 Quartus II 工程 (1) 在磁盘分区 D:下新建一个实验文件夹，如 sy2。 (2) 运用 Quartus II（简称 QII）新工程向导将新工程建在 sy2 文件夹中。 (3) 在 sy2 文件夹中，建立并保存满足上述真值表要求的硬件描述文件。 注意：文件名和文件扩展名的设置。 2. 编译、仿真 (1) 将上述 VHD 文件添加进工程，并将其设置为顶层（Top-Level Entity）。 (2) 用 编译此工程。编译成功后，运用 TOOLS/RTL Viewer 观察 QII 综合后 得到的 RTL 图。 (3) 时序仿真。建立仿真所需输入信号变化文件—Vector Wavefrom file，并按 进行仿真。 3. 硬件下载、测试 (1) 查阅实验指导书，选择合适的电路结构，然后确定输入、输出信号的管脚号。 (2) 用 为模块的输入、输出信号分配管脚号，再次编译此工程。 (3) 用 完成硬件下载。 (4) 进行硬件测试。 四、实验报告： 根据以上的实验内容写出实验报告。包括 1. 硬件描述文件； 2. 绘出综合后得到的 RTL；作简单解释； 3. 记录仿真波形，并分析、判断仿真结果； 4. 简述硬件测试现象， 总结 初级经济法重点总结下载党员个人总结TXt高中句型全总结.doc高中句型全总结.doc理论力学知识点总结pdf 测试结果。 15 实验三 七段数码管译码电路 一、实验目的： 1. 掌握 QuartusⅡ的 VHDL 文本设计流程全过程，熟悉电路设计和仿真的方法。 二、实验内容： 编写 7 段数码显示译码器 VHD 文件。真值表如下： 输入值（HEX） 数码管对应段码 输入值（HEX） 数码管对应段码 0 3F 8 7F 1 06 9 6F 2 5B A 77 3 4F B 7C 4 66 C 39 5 6D D 5E 6 7D E 79 7 07 F 71 参考程序： LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DecL7S IS PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ; LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ; END ; ARCHITECTURE one OF DecL7S IS Signal sLED7S : STD_LOGIC_VECTOR(6 DOWNTO 0); BEGIN LED7S <= sLED7S(); PROCESS( A ) BEGIN CASE (A) IS WHEN x"0000" => sLED7S <= x"3f" ; -- X“3F”显示 0 …… WHEN OTHERS => sLED7S <= x"71" ; -- X“71”显示 F 16 END CASE ; END PROCESS ; END 2. 对 7 段数码显示译码器设计文件进行编译、综合并进行软件仿真，记录仿真波形。 3. 编译 DecL7S.vhd，通过后，为其指定所用 FPGA 芯片型号、按实验电路 NO.6 选 用并分配输入、输出管脚并编译。 4. 硬件测试。 三、思考题： 如需对 2 字节 HEX 数如 0x16cd 进行译码，此模块需用几个？ 四、实验报告： 根据以上的实验内容写出实验报告。包括 1. 真值表、硬件描述内容； 2. 绘出仿真波形图，并对仿真结果进行分析； 3. 绘出译码器的 RTL 图并进行简单说明； 17 实验四 计数器电路 一、实验目的： 1. 掌握层次化的设计方法 2. 设计一个 8bits 二进制计数器，在 7 段数码管上显示其计数值。 二、电路原理 预习：component 和 port map 语句的作用和用法。 三、实验内容： 1. 编写 8bit 二进制计数器的 VHDL 描述文件。如下： 参考程序（程序个别之处有错误，根据软件错误提示改正）： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity mycnt8 is Port ( clk : in std_logic; Cnt : out std_logic_vector( downto 0 ) ); end mycnt8; architecture Bhv of mycnt8 is signal scnt: std_logic_vector( 7 downto 0 ) begin process( ) begin if ( clk'event and clk = 1 ) then cnt <= cnt + 1; end if; end process; end Bhv; 2. 对计数器文件进行编译、综合并进行软件仿真，记录仿真波形。 3. 编写 7 段数码显示译码器 VHD 文件如实验三。 8bit 计数器 译码器 计数脉冲 2 位 数码管 18 4. 为此计数显示电路设计一个顶层文件 Top.vhd。