S3C6410开发指南

S3C6410 硬件开发指南 1 S3C6410 综述 S3C6410 是 SAMSUNG 公司基于 ARM1176 的 16/32 位的高性能低功耗的 RSIC 通用微处 理器，适用于手持、移动等终端设备。 S3C6410 是一款低功率、高性价比、高性能的用于移动电话和通用处理 RSIC 处理器。为 2.5G 和 3G 通信服务提供了优化的硬件性能，采用 64/32bit 的内部总线架构，融合了 AXI、AHB、APB 总线。还有很多强大的硬件加速器，包括运动视频处理、音频处理、2D 加速、显示处理和缩放。一 个集成的 MFC(Multi-Format video Codec)支持 MPEG4/H.263/H.264 编解码和 VC1 的解码，这 个硬件编解码器支持实时的视频会议以及 NTSC 和 PAL 制式的 TV 输出。此外还内置一个采用最 先进技术的 3D 加速器，支持 OpenGL ES1.1/ 2.0 和 D3DM API 能实现 4M triangles/s 的 3D 加 速。 S3C6410 包括优化的外部存储器接口，该接口能满足在高端通信服务中的数据带宽要求。接口 分为两路，DRAM 和 Flash/ROM/DRAM 端口。DRAM 端口可以通过配置来支持 Mobile DDR、 DDR、Mobile SDRAM、SDRAM。Flash/ROM/DRAM 端口支持 NOR-Flash，NAND-Flash， OneNAND，CF，ROM 等类型的外部存储器和任意的 Mobile DDR、DDR、Mobile SDRAM、SDRAM 存储器。 为了降低整个系统的成本和提升总体功能，S3C6410 包括很多硬件功能外设：Camera 接口， TFT 24bit 真彩色 LCD 控制器，系统管理单元（电源时钟等），4 通道的 UART，32 通道的 DMA， 4 通道定时器，通用 I/O 口，I2S 总线，I2C 总线，USB Host，高速 USB OTG，SD Host 和高 速 MMC 卡接口以及内部的 PLL 时钟发生器。 2 管脚描述 关于 S3C6410 的管脚定义，见参考文档[1]。 2.1 管脚不用时的连接方法 应该特别注意那些不用仍需要连接的管脚，见 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 1。 表 1 不用时仍需连接的管脚 所属模块 管脚名 用途 不用时连接方法 USB Host XuhDN USB HOST 的 Data 负极 需要下拉 15kΩ电阻 下拉 15K 的电阻到 GND USB Host XuhDP USB HOST 的 Data 正极 需要下拉 15KΩ电阻 下拉 15K 的电阻到 GND USB OTG XusbXTI 如用晶体 需要连接至晶体的 XI 信号端，如用晶振接 GND。 用晶体时，需要在 XusbXTI and XusbXTO 两个管脚中间串 联 1MΩ的电阻。 连接到 GND。 如果为其他 IPs（USB HOST，IrDA， SPI，HSMMC）提供 48MHz 时钟 时照左列的连法。 USB OTG XusbXTO 连接到晶体或晶振的 XO 信号端， 用晶体时，需要在 XusbXTI and XusbXTO 两个管脚中间串 联 1MΩ的电阻。 连接到 GND。 如果为其他 IPs（USB HOST，IrDA， SPI，HSMMC）提供 48MHz 时钟 时照左列的连法。 USB OTG XusbREXT 下拉 44.2Ω(+/- 1%)电阻到GND。 悬空。 如果为其他 IPs（USB HOST，IrDA， SPI，HSMMC）提供 48MHz 时钟 时照左列的连法。 DAC XdacVREF 连接 100nF 电容到 GND。 连接 100nF 电容到 GND。 DAC XdacIREF 连接 6.49KΩ 电阻 GND。 连接 6.49KΩ 电阻 GND。 DAC XdacCOMP 连接 100nF 电容到 VDDDAC 。 连接 100nF 电容到 VDDDAC 。 ADC Xadc_AIN[7:4] Connect to Analog signal 悬空。 如果用作 AIN[7], 连接 AIN [7] to VDDA_ADC 或者 ADCTSC 寄存 器一定 to 0xd3。 Touch Panel Interface PLL XpllEFILTER 连接 1.8nF 电容到 GND 连接 1.8nF 电容到 GND RESET XnRESET 连拉到复位电路或者复位按键 连拉到复位电路或者复位按键 CLOCK XrtcXTO 连接到晶体。 连接 13~22pF 电容到 GND。 在 XrtcTI 和 XrtcTO 管脚之间连 接 5M Ω 电阻。 悬空。 CLOCK XrtcXTI 连接到晶体。 在 XrtcTI 和 XrtcTO 管脚之间连 接 5M Ω 电阻。 上拉至 VDD_RTC. CLOCK X27mXTI 连接到晶体。 在 X27mXTI 和 X27mXTO 两管 脚之间接 1M Ω 电阻。 上拉至 VDD_SYS。 CLOCK X27mXTO 连接到晶体。 在 X27mXTI 和 X27mXTO 两管 脚之间接 1M Ω 电阻。 悬空。 CLOCK XXTO 连接到晶体。 连接 13~22pF 电容到 GND。 在 XXTOI 和 XXT 管脚之间连接 5M Ω 电阻。 悬空。 CLOCK XXTI 连接到晶体。 连接 13~22pF 电容到 GND。 在 XrtcTI 和 XrtcTO 管脚之间连 接 5M Ω 电阻。 上拉到 VDD_SYS。 CLOCK XEXTCLK 连接外部时钟源（晶振）。 下拉到 GND。 JTAG XjTRSTn 连接到 JTAG Reset 管脚。 上拉 10KΩ 到 VDD_SYS。 连接 470Ω 电阻到 nRESET。 10K Ω 下拉到 GND。 JTAG XjTMS 连接到 JTAG TMS 管脚。 上拉 10KΩ 到 VDD_SYS。 上拉到 VDD_SYS。 JTAG XjTCK 连接到 JTAG TCK 管脚。 上拉 10KΩ 到 VDD_SYS。 10K Ω 下拉到 GND。 JTAG XjRTCK 连接到 JTAG Return Clock 管脚 悬空。 JTAG XjTDI 连接到 JTAG Data OUT 管脚。 10KΩ pull-up resistor to VDD_SYS。 上拉到 VDD_SYS。 JTAG XjTDO 连接到 JTAG Data IN 管脚。 悬空。 JTAG XjDBGSEL 在 Core debugging 时 10K Ω 下 拉到 GND。 10K Ω 下拉到 GND。 在 SJF 时，上拉 10KΩ 到 VDD_SYS 。 MISC XOM[4:0] 连接到 VDD_SYS 或 GND。 连接到 VDD_SYS 或 GND。 MISC XPWRRGTON 连接到 Regulator Enable Pin (VDD_ARM, VDD_INT, VDD_xPLL )。 连接到 Regulator Enable Pin (VDD_ARM, VDD_INT, VDD_xPLL )。 MISC XSELNAND 选 NAND 时，连到 VDD_SYS。 连接到 VDD_SYS 或者 GND。 选 OneNAND 时，连到 GND。 MISC XnBATF 连接到电池状态管脚。 连接到高电平 VDD_SYS。 MISC XeffVDD 下拉 10KΩ 到 GND。 下拉 10KΩ 到 GND。 MISC WR_TEST 上拉到 VDD_SYS。 上拉到 VDD_SYS。 2.2 管脚的电源域 要注意各个管脚的对应于不同电源域，以便与外设连接。 电源域 电压值 包括管脚 VDDRTC 1.8V ~3.0V XrtcXTI, XrtcXTO VDDMEM0 1.8V~3.3V Xm0ADDR[19:0], Xm0DATA[15:0], Xm0CSn[5:0], Xm0OEn, Xm0Wen, Xm0ADV, Xm0SMCLK, Xm0WAITn, Xm0RDY0/ALE, Xm0RDY1/CLE, Xm0INTsm0/FWEn, Xm0INTsm1/FREn, Xm0RPn/RnB, Xm0INTATA, Xm0Cdata, Xm0BEn[1:0], GPQ[6:2] VDDSS 1.8V~3.3V Xm0INTata, Xm0RESETata, Xm0INPACKata, Xm0REGata, Xm0WEata, Xm0OEata, Xm0CData VDDMEM1 1.8V~2.5V Xm1ADDR[15:0], Xm1DATA[31:0], Xm1CSn[1:0], Xm1CKE[1:0], Xm1SCLK, Xm1SCLKn, Xm1RASn, Xm1CASn, Xm1WEn, Xm1DQM[3:0], Xm1DQS[3:0] VDDEXT 1.8V~3.3V XuRXD[3:0], XuTXD[3:0], XuCTSn[1:0], XuRTSn[1:0], XirSDBW, Xi2cSCL, Xi2cSDA, XspiMISO[0], XspiCLK[0], XspiMOSI[0], XspiCS[0], SciCLK, XciHREF, XciPCLK, XciRSTn, XciVSYNC, XciDATA[7:0], XpwmECLK, XpwmTOUT[1:0] VDDMMC 1.8V~3.3V XspiMISO[1], XspiCLK[1], XspiMOSI[1], XspiCS[1], XmmcCLK[1:0], XmmcCMD[1:0], XmmcDATA0[3:0], XmmcCDN0, XmmcDATA1[7:0] VDDPCM 1.8V~3.3V XpcmDCLK[1:0], XpcmEXTCLK[1:0], XpcmFSYNC[1:0], XpcmSIN[1:0], XpcmSOUT[1:0] VDD_LCD 1.8V~3.3V XvVD[23:0], XvHSYNC, XcVSYNC, XvVDEN, XvVCLK VDDHI 1.8V~3.3V XhiDATA[17:0], XhiADDR[12:0], XhiCSn, XhiCSn_main, XhiCSn_sub, XhiWEn, XhiOEn, XhiRQn VDDSYS 1.8V~3.3V XEINT[15:0], XnRESET, WR_TEST, XsRSTOUTn, XjTRSTn, XjTMS, XjTCK, XjRTCK, XjTDI, XjTDO, XjDBGSEL, XOM[4:0], XSELNAND, XPWRRGTON, XnBATF, X27mXTI, X27mXTO, XXTI, XXTO, XEXTCLK VDDADC 3.3V Xadc_AIN[7:0], VDDDAC 3.3V XdacOUT_0, XdacOUT_1, XdacIREF, XdacVREF, XdacCOMP VDDUH 3.3V XuhDN, XuhDP VDDOTG 3.3V XusbDP, XusbDM, XusbXTI, XusbXTO, XusbREXT, XusbVBUS, XusbID, XusbDRVVBUS 3 启动选项 启动选项主要由管脚 XOM[4:0]来决定，见表 2。IROM 的启动方式支持多种存储 器包括 MoviNAND, MMC, Muxed OneNAND 以及 NAND。具体是哪种器件要由 GPN[15:13]。 6410X PoP A 型不支持 NAND Flash。6410X PoP D 型不支持 OneNAND Flash。 表 2 启动选项配置 XSELNAND OM[4:0] GPN[15:13] Boot Device Function Clock Source 1 0000X XXX RESERVED RESERVED XXTIpll if OM[0] is 0. XEXTCLK if OM[0] is1. 1 0001X RESERVED 1 0010X RESERVED 1 0011X RESERVED X 0100X SROM(8bit) - X 0101X SROM(16bit ) - 0 0110X OneNAND 1) Don’t use NAND Device X 0111X MODEM Don’t use Xm0CSn2 for SROMC X 1111X 000 IROM2) SD/MMC(CH0) 0 001 OneNAND 1 010 NAND(512Byte, 3-Cycle) 1 011 NAND(512Byte, 4-Cycle) 1 100 NAND(2048Byte, 4-Cycle) 1 101 NAND(2048Byte, 5-Cycle) 1 110 NAND(4096Byte, 5-Cycle) X 111 SD/MMC(CH1) 根据启动器件的不同，S3C6410 的工作模式可以分为六类：SROM，NOR， OneNAND，MODEM 以及 Internal ROM。当用 NAND FLASH（无论是用作启动器件 还是存储器件）时，XSELNAND 必须接 1；当用 OneNAND FLASH（无论是用作启动 器件还是存储器件）时，XSELNAND 必须接 0。 如果不用 NAND 或 OneNAND FLASH，XSELNAND 可以接 0 或者 1。 4 DDR部分 PCB 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 4.1 电源和地设计 通用的设计规则包括： 1．地层必须紧挨信号层，以提供良好的返回路径。 2．地层必须无割裂现象。 3．接地管脚的处理： a) 过孔必须尽量靠近管脚； b) 旁路电容的接地管脚尽量靠近 CPU 相应接地管脚； c) 将靠近的接地管脚用走线连接在一起。 4．电源管脚的处理： a) 旁路电容的电源管脚尽量靠近 CPU 相应电源管脚； b) 过孔必须尽量靠近管脚。 在 PCB 面积允许的条件下，尽可能多的放置旁路电容。 4.2 信号线走线规则 4.2.1 数据信号 数据信号包括 DQ，DQM，DQS 信号，共分了四个组。 同一小组的信号的长度匹配必须在 1.5mm（约 60mil）以内，并且尽量在一个信号 层内走线，如果同一组的信号在不同的信号层内走线，必须进行 PCB 的层的阻抗匹配。 数据信号 MASK 信号 CLOCK DQ[7:0] DQM0 DQS0 DQ[15:8] DQM1 DQS1 DQ[16:23] DQM2 DQS2 DQ[24:32] DQM3 DQS3 4.2.2 地址控制信号 地址控制信号包括 CSn, CKE, ADDR[13:0], BA[1:0], RASn, CASn, WEn,和 AP ， 长度匹配必须在 1.5mm 以内。 4.2.3 时钟信号 SCLK 和 SCLKn 时钟信号 SCLK 和 SCLKn 必须按差分走线方式，时钟信号的长度要比数据信号和 地址控制信号都要长。长度关系是： 数据信号 < 地址控制信号 < 时钟信号 以上三组信号的组间长度差控制在 10mm（390mil）以内。 4.2.4 其它 为了 EMI 和信号完整性要求，需要串接电阻，那么电阻应该靠近信号发送端。 5 SROM控制器 5.1 SRAM地址连接 连接不同数据宽度的 SRAM、ROM 时，地址线的连接方式是不一样的，见表 3。 表 3 SRAM 的地址线连接 地址连接 SRAM / ROM S3C6410 8 - bit 数据 A0 Xm0ADDR0 16 -bit 数据 A0 Xm0ADDR1 注意：当启动模式是 OneNAND/NAND 启动时，Xm0CSn3 不能用作 SROM 控制器的 片选。 6 OneNAND控制器 S3C6410X 的 MEM0 可以连接 16 bit 数据的同步或异步 OneNAND。 当 OneNAND 启动方式时，要用 Xm0CSn2 做 OneNAND 的片选。如果 OneNAND FLASH 只作为存储器用，那么 Xm0CSn3 也可以。 7 NAND FLASH 7.1 多片选的 NAND FLASH 连接方法 Xm0nCS2/Xm0nCS3 这两个片选是控制 NAND FLASH 的，但是大容量的 NAND FLASH 有两个片选信号（nCE）。假设一个 NAND FLASH 有四个片选信号，可以利用 外部上拉的 GPIO（这是因为默认情况下，GPIO 是输入并且内部下拉的）。 RnB 信号是开漏的结构，所以在外部需要上拉 4.7K Ω的电阻。 8 CF控制器 用到的机会不多，暂不说明。 9 ATA控制器 用到的机会不多，暂不说明。 10 GPIO GPIO 分为两类：alive-part 和 off-part。 在 alive-part 部分的 GPIO 的电源即使是在 Sleep Mode 下的仍然是被供电的，因 此在 Sleep Mode 下这部分的寄存器可以保存值。Alive-part 的 GPIO 包括， GPK,GPL,GPM,GPN。 而 off-part 部分的 GPIO 的电源在 Sleep Mode 下被关闭，所以 off-part 寄存器的值 是被每个 GPIO 的 SLPCON 和 PUDSLP 保存的。 所有的 GPIO 管脚都在内部被上拉或者下拉，其拉电阻值一般为 50k-100kΩ。 外部中断包括 10 组，以 0 到 9 命名，其中只有外部中断组 0 的外部中断可以将 CPU 从 Stop 或者 Sleep 模式下唤醒（包括 GPL[14:8], GPM[4:0] and GPN[15:0] ports）。但 是，在 Idle 模式下，所有的中断都可以唤醒 CPU。 在默认状态下，GPIO 的输入输出状态是不同的，需要仔细见参考文档 [1]的 Page48-Page53。 11 DMA 暂不说明。 12 显示控制器 显示控制器的特性如表 4： 表 4 显示控制器特性 Video Output Interface Parallel RGB I/F : upto 24BPP Serial RGB I/F : upto 24BPP I80 I/F ITU-R BT.601 I/F (YUV 422 8bit) Layer 5 Windows & Color Key & 16-level alpha blending Window0 Support 1/2/4/8 BPP Palletized Color. Support 16/18/24BPP non-palletized color. Support local bus. Window1 Support 1/2/4/8 BPP Palletized Color. Support 16/18/24BPP non-palletized color. Support local bus. Window2 Support 1/2/4 BPP Palletized Color. Support 16/18/24BPP non-palletized color. Support local bus. Window3 Support 1/2/4 BPP Palletized Color. Support 16/18/24BPP non-palletized color. Window4 Support 1/2 BPP Palletized Color. Support 16/18/24BPP non-palletized color. Size Maximum Maximum 16M virtual screen size Recommended Upto WVGA(800x480): 24BPP Window 2ea + Window 1ea(for cursor) 关于每种显示方式的管脚连接见参考文档[1]的 Page58 - Page 60。 13 电视编码器 暂不说明。 14 摄像头接口 摄像头接口支持数字视频输入，格式可以是： 1． ITU-R BT 601 YCbCr 8-bit mode 2． ITU-R BT 656 YCbCr 8-bit mode 输入的最大分辨率是 4096 x 4096 。其它见参考文档[1]的 Page66 - Page 68。 15 Modem接口 Modem 接口用于基带的 Modem 与应用处理器（Application Processor, S3C6410） 之间的数据交互。S3C6410 有一个 DPSRAM（全双端口 SRAM，8KB）buffer，Modem 芯片可以利用典型的异步 SRAM 接口访问这一个 buffer。 关于详细设计，参考文档[1]的 Page71- Page 72。 16 HOST 接口 除了 XhiADDR[6:3] ，HOST 接口与 Modem 接口是一样的，这几个信号不作 HOST 接口用。 17 USB 17.1 USB HOST USB HOST 的电源是 VDD_UH ，电压值是 3.3V 。 XuhDP 和 XuhDN 需要差分走线，并且这两根数据线都需下拉 15KΩ电阻到 GND。 S3C6410X USB 系统可以被配置成： 1．USB 1.1 Host 1 Port & USB 2.0 OTG 1 Port 2. USB 1.1 Host 2 Ports 。 17.2 USB 2.0 HOST OTG USB OTG PHY 的电源是 VDD_OTG，电压值是 3.3V；VDD_OTGI 是 PHY 逻辑 的电源，其值是 1.2V。如果 USBOTG 不用，那么这两个电源（VDD_OTG 和 VDD_OTGI） 可以关闭。 关于电路设计方案，参考文档[1]的 Page71- Page 72。 17.2.1 USB的 PCB设计 1．时钟和差分信号线应该尽量短。 2．高速走线尽量不要有过孔，并且要用 45 度或圆形的拐角。 3．不要在晶体，晶振，电感，磁珠以及集成电路下面走线。 4．信号线要保证在完整的电源和地平面上。 5．时钟信号与其它走线之间的距离要保持在 50mil 以上。 6．关于信号线的宽度和间距见图 1。 7．差分信号线的长度差应该控制在 150mil 以内。 图 1 USB 走线宽度以及间距 18 SD/MMC HOST 控制器 暂不说明。 19 SPI S3C6410X 有两个 SPI 控制器（channel 0 , channel 1），它们的外部负载电容必 须小于 10pF。 在以下几种模式下：Master Tx/Master Rx/Slave Rx/Slave Tx(CPHA=0)，SPI 的最 高速率可以达到 50MHz；而在 Slave Tx(CPHA=1)时最高频率是 20MHz。 SPI 接口的是电压范围是 2.5V~3.6V。 SPI channel 0 电压由 VDD_EXT 提供；而 channel 1 的电压由 VDD_MMC 提 供。 MMC Channel 2, I2S 和 SPI 的 Channel 1 存储共用的管脚，因此不能同时使用。 20 I2C总线 一般情况下，两根 I2C 信号（Xi2cSCL 和 Xi2cSDA）需要上拉 1Kohm 是电阻到 VDDEXT。 21 UART 如果要使 UART 在高速模式或速度高于（波特率*16）的速度工作，必须使用 EPLL 或者 MPLL 作为 UART 的时钟源。 UART 的最大工作速度依赖于 PCLK（系统总线时钟）：波特率 * 16 ≤ PCLK * ( 5.5 / 3 ) ，但是不能超过 4MHz，因此如果要使用蓝牙 2.0（3M 波特率），PCLK 必须 设置在 33MHz 以上。 UART 通道 0,1 支持硬流控（有 RTS 和 CTS 信号）。 22 PWM Timer 只有两个 PWM 信号输出：XpwmTOUT0 and XpwmTOUT1。 注意 XCLKOUT 是 XpwmTOUT0 信号的倍频，但只能作为测试管脚，不能用作 时钟源驱动其它电路。 23 RTC 暂不说明。 24 AC97控制器 关于 AC97 的管脚说明见表。 表 5 AC97 控制器 管脚名称 输入/输出 功能 说明 XpcmDCLK[0] 输入 X97BITCLK AC97 编解码器发出的 12.288MHz 的 BITCLK XpcmDCLK[1] XpcmEXTCLK[0] 输出 X97RESETn 编解码 nReset XpcmEXTCLK[1] XpcmFSYNC[0] 输出 X97SYNC 48KHz 的帧同步 XpcmFSYNC[1] XpcmSIN[0] 输入 X97SDI AC97 CODEC 发出的串行数 据 XpcmSIN[1] XpcmSOUT[0] 输出 X97SDO CPU 发出的串行数据 XpcmSOUT[1] 25 IIS总线控制器 25.1 管脚说明 关于 IIS 的管脚说明见表 6。 表 6 IIS 控制器 管脚名称 输入/输出 功能 说明 XpcmDCLK[0] 输入/输出 Xi2sCLK[0] IIS 总线串行时钟 XpcmDCLK[1] Xi2sCLK[1] XpcmEXTCLK[0] 输入/输出 Xi2sCDCLK[0] IIS 总线编解码器系统时钟 XpcmEXTCLK[1] Xi2sCDCLK[1] XpcmFSYNC[0] 输入/输出 Xi2sLRCK[0] IIS 总线 通道选择时钟 XpcmFSYNC[1] Xi2sLRCK[1] XpcmSIN[0] 输入 Xi2sSI[0] IIS 总线串行数据输入 XpcmSIN[1] Xi2sSI[1] XpcmSOUT[0] 输出 Xi2sSO[0] IIS 总线串行数据输出 XpcmSOUT[1] Xi2sSO[1] 25.2 音频接口 S3C6410X 有两个 IIS 接口控制器，每个控制器都可以与外部的编解码器连接。 控制器 0 使用的是 Audio Port 0 (Port D)，而控制器 1 使用的是 Audio Port 1 (Port 1)。 25.3 外部时钟源 S3C6410X 的 Xi2sCDCLK 管脚可以向音频编解码器提供主时钟（Master Clock）， 而在 S3C6410X 内部，这一时钟是由 EPLL, MPLL 或者 PCLK 产生的。这样做的好处 是简化电路设计，不需提供外部的时钟源。如果设计的采样率，时钟频率，不是 PLL 或者内部时钟可以提供的频率，那么就需要连接外部的晶振到 Xi2sCDCLK 上。 26 PCM控制器 26.1 管脚说明 关于 PCM 控制器的管脚定义见表 7。 表 7 PCM 管脚说明 管脚名称 输入/输出 功能 说明 XpcmDCLK[0] 输入/输出 XpcmCLK[0] PCM 串行时钟 XpcmDCLK[1] XpcmCLK[1] XpcmEXTCLK[0] 输入/输出 XpcmCDCLK[0] 可选择的参考时钟 XpcmEXTCLK[1] XpcmCDCLK[1] XpcmFSYNC[0] 输入/输出 XpcmLRCK[0] PCM 字头同步指示信号 XpcmFSYNC[1] XpcmLRCK[1] XpcmSIN[0] 输入 XpcmSI[0] PCM 串行数据输入 XpcmSIN[1] XpcmSI[1] XpcmSOUT[0] 输出 XpcmSO[0] PCM 串行数据输出 XpcmSOUT[1] XpcmSO[1] 26.2 音频接口 S3C6410X 有两个 PCM 接口控制器，每个控制器都可以与外部的编解码器连接。 控制器 0 使用的是 Audio Port 0 (Port D)，而控制器 1 使用的是 Audio Port 1 (Port 1)。 S3C6410X 的 PCM 串行时钟（XpcmDCLK），同步信号（XpcmFSYNC）是从 EPLL, MPLL 或者 PCLK 分频得到，这样可以简化连接。如果设计的采样率，时钟频率，不是 PLL 或者内部时钟可以提供的频率，那么就需要连接外部的晶振到 XpcmEXTCLK 上。