6时序逻辑电路

nullnull6.1 时序逻辑电路的基本概念 6.2同步时序逻辑电路的分析 6.4异步时序逻辑电路的分析 6.3同步时序逻辑电路的设计 6.5若干典型时序逻辑集成电路 6.7时序可编程逻辑器件 Chapter6 时序逻辑电路null6.1 时序逻辑电路的基本概念6.1.1 时序逻辑电路的基本结构及特点 由于时序逻辑电路在任意时刻的输出信号不仅与当时的输入信号有关，而且还与电路原来的状态有关，因此，时序逻辑电路中必须含有存储电路，由它将某一时刻之前的电路状态保存下来。存储电路可有延迟元件组成，也可有触发器构成。 时序电路的基本结构框图如图6.1.1所示。各信号间的逻辑关系可以 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 示为： 图6.1.1 时序电路的结构框图——输出方程——状态方程——激励方程（驱动方程）Z = F1 ( X, Q)Y = F2 ( X, Q )Q n+1 = F3 (Y, Qn )null⑵时序逻辑电路存在反馈，因而电路的工作状态与时间因素相关，即时序电路的输出由电路的输入和电路原来 的状 态共同决定。⑴时序逻辑电路由组合电路和存储电路组成。时序逻辑电路具有以下特点：6.1.2 时序逻辑电路的分类时序逻辑电路可分为同步时序电路和异步时序电路两大类。存储电路内所有触发器的时钟输入端都接于同一个时钟脉冲源，因而，所有触发器的状态的变化都与所加的时钟脉冲信号同步。同步时序电路没有统一的时钟脉冲，有些存储单元的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化才与时钟脉冲同步，而其他触发器状态变化并不与时钟脉冲同步。异步时序电路注：同步时序电路性能稳定，但电路结构一般较后者复杂。null6.1.3 时序逻辑电路功能的描述方法1、逻辑方程组输出方程：Z = F1 ( X, Q) 激励方程（驱动方程）：Y = F2 ( X, Q ) 状态方程：Q n+1 = F3 (Y, Qn )2、状态表 反映时序逻辑电路的输出Z、次态Qn+1 和电路的输入X、现态Q n 间对应取值关系的 表格 关于规范使用各类表格的通知入职表格免费下载关于主播时间做一个表格详细英语字母大小写表格下载简历表格模板下载 称为状态表。 如表6.1.1所示。表6.1.1 时序逻辑电路的状态表注：时序逻辑电路的状态由所包含触发器的状态组合表示。null3.状态图 反应时序逻辑电路状态转换规律及相应输入、输出取值关系的图形称为状态图，如图6.1.2所示。4.时序图 时序图即时序逻辑电路的工作波形图。它能直接地描述时序电路的输入信号、时钟信号、输出信号及电路的状态转换等在时间上的对应关系。5.逻辑电路图nullnull1、逻辑方程组输出方程： 激励方程（驱动方程）： 状态方程：将激励信号代入特征方程2、状态表 （a）状态转换真值表（ b）状态表3.状态图4.时序图null6.2 时序逻辑电路的分析方法 时序逻辑电路的分析就是根据给定的时序逻辑电路图通过分析，求出它的输出Z的变化规律、以及电路状态Q的转换规律，进而说明该时序电路的逻辑功能和工作特性。6.2.1 分析时序逻辑电路的一般步骤1、 根据给定的时序电路图写出下列逻辑方程式： 1）各触发器的时钟信号CP的逻辑表达式（同步省）； 2）时序电路的输出方程; 3）各触发器的激励方程。 2、将激励方程代入相应触发器的特性方程，得到各触发器的次态方程，也就是逻辑电路的状态方程。 3、根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。 4、用文字描述给定时序逻辑电路的逻辑功能。6.2.2 同步时序逻辑电路分析举例6.2.2 同步时序逻辑电路分析举例例6.2.1 试分析图6.2.1所示的时序电路。null米利型时序电路Y=F(A,Q)穆尔型时序电路Y=F(Q)null例6.2.2 试分析图6.2.2所示的时序电路。null解：1）写出各逻辑方程式①这是一个同步时序电路，各触发器CP信号的逻辑表达式可以不写。②输出方程激励方程2）将激励方程代入相应的JK触发器的特性方程，求得各触发器的次态方程为Z = Q1Q0null图6.2.2 状态图(3) 列状态表、画状态图和时序图Z = Q1Q0null图6.23 时序图（4）逻辑功能分析 此电路是一个可控计数器。当A=0时，进行加法计数，Z是进位信号。当A=1时，进行减法计数，Z是借位信号。null例6.2.3 试分析图6.2.4所示的逻辑电路。解：1）写出各逻辑方程式①输出方程③激励方程2）将激励方程代入相应D触发器的特性方程，求得各D触发器的次态方程为null(3) 列状态表、画状态图和时序图输出与现态完全相同、无输入，所以状态表可简化为如表6.2.2所示。自启动有效状态 无效状态 null 设电路的初始状态为Q1Q2Q3=000,根据状态表或状态图，可画出在一系列cp脉冲作用下该电路的时序图，如图6.2.6所示。 （4）逻辑功能分析 这个电路在正常工作时，各触发器Q端轮流出现宽度为一个 CP 周 期的脉冲（1TCP） ，循环周期为3TCP。这个动作可以看作是在CP脉冲作用下，电路把宽度为1TCP的脉冲依次分配给Q0、Q1、Q2。所以此电路的功能为脉冲分配器或节拍脉冲产生器。由状态图可知，若此电路由于某种原因进入无效状态时，在CP脉冲作用后，电路能自动回到有效序列，这种能力称为电路具有自启动能力。6.4 异步时序逻辑电路分析举例6.4 异步时序逻辑电路分析举例例6.2.2 分析图6.2.7所示逻辑电路。 在异步时序电路中，由于没有统一的时钟脉冲，触发器只有在加到其CP端上的信号有效时，才可能改变状态，否则，触发器将保持原有状态不变。null①时钟方程解：1）写出各逻辑方程式CP0=CLK CP1=Q0null（3）列状态表、画状态图和时序图（2）各触发器次态方程书上：小写cp0、cp1代表触发沿111111null（4）逻辑功能分析此电路是一个异步四进制(二位二进制)减法计数器，Z是借位信号。也可以把该电路看作一个序列信号发生器，输出序列脉冲信号Z的周期为4TCP，脉宽1TCP 。另外，无外输入时，状态图也可表示为1、由给定的逻辑功能求出原始状态图6.3 时序逻辑电路的设计方法 时序电路设计是时序电路分析的逆过程，即根据给定的逻辑功能要求，选择适当的逻辑器件，设计出符合要求的时序逻辑电路。 6.3.1 同步时序逻辑电路设计的一般步骤由给定的逻辑功能求出原始状态图状态化简（或状态合并）状态编码（或状态分配）选择触发器求输出方程、各触发器驱动方程画逻辑图、检查自启动能力图6.3.1 同步时序逻辑电路的设计过程1、由给定的逻辑功能求出原始状态图直接由要求实现的逻辑功能求得的状态转换图叫做原始状态图。具体做法是： 1）分析给定的逻辑功能，确定输入变量、输出变量及该电路应包含的状态，并用S0、S1……表示这些状态(状态假设)。 2）分别以上述状态为现态，考察在每一个可能的输入组合作用下，应 转入哪个状态及相应的输出，便可求出符合题意的状态图（原始状态图）。null2、 状态化简 在原始状态图中，如果有两个或两个以上的状态，在输入相同的条件下，不仅有相同的输出，而且向同一个次态转装换，则称这些状态是等价的。凡是等价状态都可以合并。 3、确定触发器个数，状态编码、并画编码形式的状态图及状态表 在得到简化的状态图后，要对每一个状态指定1个二进制代码，这就是状态编码（或称状态分配）。编码 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 确定后，根据简化的状态图，画出编码形式的状态图及状态表。4、选择触发器的类型触发器个数n的选择 公式 小学单位换算公式大全免费下载公式下载行测公式大全下载excel公式下载逻辑回归公式下载 ：5、求电路的输出方程及各触发器的激励方程其中M是电路包含的状态个数。 6、画逻辑电路图，并检查自启动能力6.3.2 同步时序逻辑电路设计举例解：由设计要求可知，要设计的电路有一个输入信号X、一个输出信号Z。电路功能是对信号进行检测。 （1）由给定的逻辑功能确定电路应包含的状态，画出原始状态图6.3.2 同步时序逻辑电路设计举例例6.3.1 试设计一序列脉冲检测器，当连续输入信号110时，该电路输出为1，否则输出为0。 4个状态，输入为0时的电路状态（S0），收到一个1（S1）、连续收到两个1（S2）和连续收到110时的状态（S3）。可以画出该题的原始状态图，如图6.3.2所示。null（2）状态化简 观察图6.3.2可知，S0、S3是等价状态，合并后得到简化后的状态图6.3.3。（3）状态编码及画编码形式的状态图和状态表 由图6.3.3可知，该电路有3个状态，可以用2位二进制代码组合（00、01、10、11）中的任意三个代码表示，取00，01，11分别表示S0、S1、S2，图6.3.4是编码形式的状态图。null 6 时序逻辑电路的分析和设计有编码形式的状态图可画出编码后的状态表如表6.3.1所示。（4）选择触发器选用两个集成JK触发器HC76 （5）确定各触发器的激励方程及电路输出方程 根据编码状态表6.3.1及JK触发器的激励表，画出各触发器激励信号及电路输出信号的真值表，如表6.3.2所示。null 由真值表画出各触发器J、K端和电路输出端Z的卡诺图。如图6.3.5所示。利用卡诺图化简得各触发器的驱动方程及电路的输出方程。(6)画出逻辑电路图，如图6.3.6所示。 最后还应检查电路的自启动能力。输出方程应作一定的调整。即：另外，实际中，常用上电复位电路设置所需初态。null例6.3.2 用D触发器设计一个8421BCD码同步十进制加计数器。注：计数器是对时钟脉冲进行计数，每来一个时钟脉冲，计算状态改变一次。1.编码后的状态表null2.由激励信号真值表求激励信号3.画逻辑图，作自启动检查（为直观表示，画全状态图）null除了给出功能要求外，例6.3.3（P268）给出原始状态图，要求完成设计（自己看）注：书中给出3种分配方案null6.5 若干典型的时序逻辑集成电路主要介绍计数器和寄存器学习要点： 计数器、寄存器等中规模集成电路的逻辑功能和使用方法null 在数字电路中，用来存放二进制数据或代码的电路称为寄存器。 寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。 按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两大类。基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。6.5.1寄存器和移位寄存器1、寄存器null 时 ,无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0～D7，就立即被送入进寄存器中，即有：8D触发器并行输入、并行输出null8D触发器74HC/HCT374与8D锁存器74HC/HCT373比较null2 、移位寄存器移位寄存器具有存数和移位的功能 移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移移位寄存器单向移位寄存器 双向移位寄存器左移移位寄存器 右移移位寄存器 null1. 单向移位寄存器时钟方程：激励方程：状态方程：null4位右移 移位寄存器并行输出null时钟方程：驱动方程：状态方程：null4位左移 移位寄存器并行输出单向移位寄存器具有以下主要特点：（1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。 （2）n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作，此后可从Q0～Qn-1端获得并行的n位二进制数码，再用n个CP脉冲又可实现串行输出操作。 （3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。单向移位寄存器具有以下主要特点：null集成8位单向移位寄存器74HC/HCT164null2. 多功能双向移位寄存器增加一个控制端S，可构成双向移位寄存器相当于激励信号2选1.若需更多功能，则增加控制端，用多选一数据选择器产生激励信号。nullnull典型集成电路——集成多功能双向移位寄存器74HC/HCT194null具有异步清零、保持、右移、左移、并入的功能。并行（串行）输入、 并行（串行）输出6.5.2 计数器6.5.2 计数器在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器······1 。 二进制计数器异步二进制计数器选用了4个CP下降沿触发的T/触发器1 。 二进制计数器nullnull二进制异步计数器级间连接规律null同步二进制加计数器计数使能端CEnull同步二进制计数器连接规律N个T触发器 构成T0=1加计数T0=1减计数4位集成二进制同步加法计数器74LVC1614位集成二进制同步加法计数器74LVC161典型集成电路null熟练掌握74LVC161功能、应用nullnull例：用4位集成二进制同步加法计数器74LVC161构成模216的同步二进制计数器（快速计数方式）null 在此种接线方式中，只要片1的各位输出都为1，一旦片0的各位输出都为1，片2立即可以接收进位信号进行计数，不会像基本接法中那样，需要经历片1的传输延迟，所以工作速度较高。这种接线方式的工作速度与计数器的位数无关。2 非二进制计数器M≠2n的计数器，有加、减、可逆、同步、异步之分。2 非二进制计数器最常见的是十进制计数器状态图如图所示为8421BCD码十进制加计数器状态图3.集成异双步二——十进制计数器74HC/HCT3903.集成异双步二——十进制计数器74HC/HCT390集成异步二——十进制计数器74HC/HCT390①异步置0： CR=1时； Q3Q2Q1Q0=0000③计数： CR =0时 CP0=CP，输出Q0 ；二进制计数器 CP1=CP，输出Q3 Q2 Q1；异步五进制计数器 CP0=CP， CP1= Q0，输出Q3 Q2Q1 Q0 ；异步十进制计数器 CP1=CP， CP0= Q3，输出Q3 Q2Q1 Q0 ；异步十进制计数器集成异步二——十进制计数器74HC/HCT390null熟练掌握74HC390功能、应用null在集成计数器中， 清零、置数均采用同步方式的有74LS163； 清零、置数均采用异步方式的有74LS193、74LS197、74LS192； 清零采用异步方式、置数采用同步方式的有74HC161、 74LS161、74LS160； 有的只具有异步清零功能，如74HC390、 CC4520、74LS190、74LS191；74LS290则具有异步清零和异步置9功能。4. 集成计数器构成N进制计数器若NM,则先进行容量扩展，再跳过多余状态实现null例：用74HCT139构成24进制计数器null5. 环形计数器（1） 环形计数器（2） 扭环形计数器（约翰逊计数器）nullnullnullnullnull　　计数器是一种应用十分广泛的时序电路，除用于计数、分频外，还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。 　　计数器可利用触发器和门电路构成。但在实际工作中，主要是利用集成计数器来构成。在用集成计数器构成N进制计数器时，需要利用清零端或置数控制端，让电路跳过某些状态来获得N进制计数器。null6.7 时序可编程逻辑器件6.7.1 时序可编程器件中的宏单元nullnull6.7 时序可编程逻辑器件6.7.1 时序可编程逻辑器件中的宏单元6.7.2 时序可编程逻辑器件的主要类型6.7.3通用阵列逻辑GALnull6.7.1 时序可编程逻辑器件中的宏单元null1. 通用阵列逻辑（GAL） 在PLA和PAL基础上发展起来的增强型器件.电路设计者可根据需要编程，对宏单元的内部电路进行不同模式的组合，从而使输出功能具有一定的灵活性和通用性。6.7.2 时序可编程逻辑器件的主要类型2. 复杂可编程逻辑器件（CPLD） 集成了多个逻辑单元块，每个逻辑块就相当于一个GAL器件。这些逻辑块可以通过共享可编程开关阵列组成的互连资源，实现它们之间的信息交换，也可以与周围的I/O模块相连，实现与芯片外部交换信息。null3. 现场可编程门阵列（FPGA） 芯片内部主要由许多不同功能的可编程逻辑模块组成，靠纵横交错的分布式可编程互联线连接起来，可构成极其复杂的逻辑电路。它更适合于实现多级逻辑功能，并且具有更高的集成密度和应用灵活性在软件上，亦有相应的操作系统配套。这样，可使整个数字系统（包括软、硬件系统）都在单个芯片上运行，即所谓的SOC技术。null2、输出结构类型太多，给设计和使用带来不便。2、输出端设置了可编程的输出逻辑宏单元（OLMC）通过编程可将OLMC设置成不同的工作状态，即一片GAL便可实现PAL 的5种输出工作模式。器件的通用性强； GAL的优点：1、由于采用的是双极型熔丝 工艺 钢结构制作工艺流程车尿素生产工艺流程自动玻璃钢生产工艺2工艺纪律检查制度q345焊接工艺规程 ，一旦编程后不能修改； PAL的不足：1、采用电可擦除的E2CMOS工艺可以多次编程；3、GAL工作速度快，功耗小null GAL的电路结构与PAL类似，由可编程的与逻辑阵列、 固定的或逻辑阵列和输出电路组成，但GAL的输出端增设了 可编程的的输出逻辑宏单元（OLMC）。通过编程可将 OLMC设置为不同的工作状态，可实现PAL的所有输出结构，产生组合、时序逻辑电路输出。6.7.3通用阵列逻辑GALnull可编程与阵列（32X64位）2、GAL举例——GAL16V8的电路结构图8个输入 缓冲器 2~98个三态 输出缓冲 器12~198个输出逻辑宏单元OLMC输出使能缓冲器null输出逻辑宏单元OLMCGAL中，每个输出端设置了可编程输出逻辑宏单元OLMC，通过编程设置不同的工作状态。其各种配置由结构控制字来控制。 GAL16V8有82位结构控制字同步位SYN： SYN=1，组合输出能力；SYN=0，寄存器输出能力结构控制位AC0 结构控制位AC1(n) 极性控制位XOR(n)： XOR(n) =1，高电平有效； XOR(n) =0，低电平有效null数据选择器输出逻辑宏单元OLMC结构示意图null乘积项数据选择器(2选1)输出数据选择器(2选1)三态数据选择器(4选1)反馈数据选择器(4选1)4个数据选择器：用不同的控制字实现不同的输出电路结构形式null乘积项数据选择器：根据AC0和AC1(n)决定与逻辑阵列的第一乘积项是否作为或门的一个输入端。只有在G1的输出为1时，第一乘积项是或门的一个输入端。乘积项数据选择器(2选1)nullOMUX：根据AC0和AC1(n)决定OLMC是组合输出还是寄存器输出模式输出数据选择器(2选1)——OMUXnull三态数据选择器(4选1) 三态数据选择器受AC0和AC1(n)的控制，用于选择输出三态缓冲器的选通信号。可分别选择VCC、地、OE和第一乘积项。nullFMUX： 根据AC0和AC1(n)的不同编码，使反向传输的电信号也对应不同。反馈数据选择器(4选1)——OMUXnullnull5. GAL的编程与开发软件工具硬件工具null 时序电路的分析，首先按照给定电路列出各逻辑方程组、进而列出状态表、画出状态图和时序图，最后分析得到电路的逻辑功能。时序电路的设计，首先根据逻辑功能的需求，导出原始状态图或原始状态表，有必要时需进行状态化简，继而对状态进行编码，然后根据状态表导出激励方程组和输出方程组，最后画出逻辑图完成设计任务。。小 结 时序逻辑电路一般由组合电路和存储电路两部分构成。它们在任一时刻的输出不仅是当前输入信号的函数，而且还与电路原来的状态有关。时序电路可分为同步和异步两大类。逻辑方程组、状态表、状态图和时序图从不同方面表达了时序电路的逻辑功能，是分析和设计时序电路的主要依据和手段。本章重点：时序电路的分析和设计，集成计数器的功能和应用null作业作业6.1.1，6.1.5 6.1.6，6.2.3，6.2.6 6.4.2 6.3.4，6.3.6 6.5.1，6.5. 3， 6.5.6，6.5.10 6.5.11，6.5. 13， 6.5.15，6.5.19 6.7.1