CML、PECL及LVDS间的互相连接

1 CML、、、、PECL及及及及 LVDS间的互相连接间的互相连接间的互相连接间的互相连接 王险峰 译 简介： 随着高速数据传输业务需求的增加，如何高质量的解决高速 IC 芯片间的互连变得越来 越重要。低功耗及优异的噪声性能是要解决的主要问 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 。芯片间互连通常有三种接口：PECL （Positive Emitter-Coupled Logic）、LVDS（Low-Voltage Differential Signals）、CML （Current Mode Logic）。在设计高速数字系统时，人们常会遇到不同接口 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 IC芯片间的 连接，为解决这一问题，我们首先需要了解每一种接口标准的输入输出电路结构，由此可以 知道如何进行直流偏置，接什么样的负载。该文章正是针对该问题展开讨论，作为例子，文 中列举了一些 MAXIM公司的产品。 1. PECL接口 PEL是有 ECL标准发展而来，在 PECL电路中省去了负电源，较 ECL电路更方便使用。PECL 信号的摆幅相对 ECL要小，这使得该逻辑更适合于高速数据的串性或并行连接。PECL标准最 初有 MOTOROLA公司提出，经过很长一段时间才在电子工业界推广开。 1.1. PECL接口输出结构 PECL电路的输出结构如图 1所示，包含一个差分对和一对射随器。输出射随器工作在正 电源范围内，其电流始终存在，这样有利于提高开关速度。标准的输出负载是接 50Ω至 VCC-2V 的电平上，如图 1中所示，在这种负载条件下，OUT+与 OUT-的静态电平典型值为 VCC-1.3V， OUT+与 OUT-输出电流为 14mA。PECL结构的输出阻抗很低，典型值为 4~ 5 Ω，这 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 明它有很 强的驱动能力，但当负载与 PECL的输出端之间有一段传输线时，低的阻抗造成的失配将导致 信号时域波形的振铃现象。 图1. PECL输出结构 1.2. PECL接口输入结构 50Ω 50Ω VCC VCC-2V OUT+ OUT- PECL 终端负载 2 PECL输入结构如图 2所示，它是一个具有高输入阻抗的差分对。该差分对共模输入电压 需偏置到 VCC-1.3V，这样允许的输入信号电平动态最大。MAXIM公司的 PECL接口有两种形式 的输入结构，一种是在芯片上已加有偏置电路，如 MAX3867、MAX3675，另一种则需要外加直 流偏置。 图2. PECL输入电路结构 表一中给出了 MAXIM公司 PECL接口输入输出的具体电气指标。 表格1. PECL输入输出指标 参数 条件 最小值 典型值 最大值 单位 Ta=0℃~85℃ Vcc-1.025 Vcc-0.88 V 输出高电平 Ta=-40℃ Vcc-1.085 Vcc-0.88 V Ta=0℃~85℃ Vcc-1.81 Vcc-1.62 V 输出低电平 Ta=-40℃ Vcc-1.83 Vcc-1.55 V 输入高电平 Vcc-1.16 Vcc-0.88 V 输入低电平 Vcc-1.81 Vcc-1.48 V 在 5V和 3.3V供电系统中，PECL接口均适用，3.3V供电系统中的 PECL常被称作低压 PECL， 简写为 LVPECL。 在使用 PECL 电路时要注意加电源去耦电路，以免受噪声的干扰，同时输出采用交流还 是直流耦合对负载网络的形式将会提出不同的需求。 2. CML接口 CML 是所有高速数据接口形式中最简单的一种，它的输入与输出是匹配好的，从而减少 了外围器件，也更适合于在高的频段工作。它所提供的信号摆幅较小，从而功耗更低。 2.1. CML接口输出结构 CML接口的输出电路形式是一个差分对，该差分对的集电极电阻为 50Ω，如图 3中所示， 输出信号的高低电平切换是靠共发射极差分对的开关控制的，差分对的发射极到地的恒流源 典型值为 16mA，假定 CML 输出负载为一 50Ω上拉电阻，则单端 CML 输出信号的摆幅为 Vcc~Vcc-0.4V。在这种情况下，差分输出信号摆幅为 800mV，共模电压为 Vcc-0.2V。若 CML VCC 1KΩ1KΩ IN+ IN- VCC-1.3V VCC IN+ IN- (a) 片内偏置 (b) 片外偏置 3 输出采用交流耦合至 50Ω负载，这时的直流阻抗有集电极电阻决定，为 50Ω，CML输出共模 电压变为 Vcc-0.4V，差分信号摆幅仍为 800mV。在交流和直流耦合情况下输出波形见图 4。 2.2. CML接口输入结构 CML输入结构有几个重要特点，这也使它在高速数据传输中成为常用的方式，如图 5 所 示，MAXIM公司的 CML输入阻抗为 50Ω，容易使用。输入晶体管作为射随器，后面驱动一差 分放大器。 图5. CML输入电路结构 表二以 MAX3831、MAX3832为例列出了 CML器件的输入输出技术参数 50Ω 50Ω VCC OUT- OUT+ 16mA Vcc-0.2V Vcc-0.4V Vcc OUT+ (a) 直流耦合至 50Ω上拉电阻 Vcc-0.4V Vcc-0.6V Vcc-0.2V OUT+ (b) 交流耦合至 50Ω负载 图3. CML 输出结构 图4. CML在不同负载时的输出波形 50Ω 50Ω IN+ IN- VCC 4 表格2. CML输入和输出参数 参数 条件 最小 典型 最大 单位 差分输入电压 640 800 1000 mV 输出共模电压 Vcc-0.2 V 单端输入电压范围 VIS Vcc-0.6 Vcc+0.2 V 差分输入电压摆幅 400 1000 MVp-p 注：MAXIM不同产品 CML输入灵敏度不同，如MAX3875、MAX3876。 3. LVDS接口 LVDS用于低压差分信号点到点的传输，该方式有三大优点，从而使得它更具有吸引力。 A) LVDS传输的信号摆幅小，从而功耗低，一般差分线上电流不超过 4mA，负载阻抗为 100Ω。 这一特征使它适合做并行数据传输。B) LVDS信号摆幅小，从而使得该结构可以在 2.4V的低 电压下工作。C) LVDS输入单端信号电压可以从 0V到 2.4V变化，单端信号摆幅为 400mV，这 样允许输入共模电压从 0.2V到 2.2V范围内变化，也就是说 LVDS允许收发两端地电势有±1V 的落差。 3.1. LVDS接口输出结构 MAXIM公司 LVDS输出结构在低功耗和速度方面做了优化，电路如图 6所示。电路差分输 出阻抗为 100Ω，表三列出了其他一些指标。 图6. LVDS输出结构 3.2. LVDS接口输入结构 LVDS输入结构如图 7所示，输入差分阻抗为 100Ω，为适应共模电压宽范围内的变化， 输入级还包括一个自动电平调整电路，该电路将共模电压调整为一固定值，该电路后面是一 个 SCHMITT触发器。SCHMITT触发器为防止不稳定，设计有一定的回滞特性，SCHIMTT后级是 差分放大器。 out+ out- VCC 5 图7. LVDS输入结构 表三 总结 初级经济法重点总结下载党员个人总结TXt高中句型全总结.doc高中句型全总结.doc理论力学知识点总结pdf 了 MAXIM公司 LVDS输入与输出技术指标（MAX3831，MAX3832，MAX3880，MAX3890， MAX3885） 表格3. LVDS输入与输出参数 参数 符号 条件 最小 典型 最大 单位 LVDS输出高电压 VOH 1.475 V LVDS输出低电压 VOL 0.925 V LVDS输出差分电压 |VOd| 250 400 mV LVDS在不同状态时 输出差分电压波动 Δ|VOd| 25 mV LVDS输出电压偏移量 1.125 1.275 V LVDS在不同状态时 输出电压偏移量波动 Δ|VOs| 25 mV LVDS输出差分阻抗 80 120 Ω 两差分端相接 12 mA LVDS输出电流 差分单端到地短路 40 mA LVDS输入单端电压范围 Vi 0 2.4 V LVDS输入差分信号灵敏度 |Vid| 100 mV LVDS输入共模电流 VOS = 1.2V时 350 μA LVDS回滞门限宽度 70 mV LVDS输入差分阻抗 Rin 85 100 115 Ω 4. 接口的连接 4.1. CML到 CML的连接 CML 到 CML 之间连接分两种情况，当收发两端的器件使用相同的电源时，CML 到 CML 可 以采用直流耦合方式，这时不需加任何器件；当收发两端器件采用不同电源时，一般要考虑 交流耦合，如图 8中所示，注意这时选用的耦合电容要足够大，以避免在较长连 0或连 1情 况出现时，接收端差分电压变小。 50Ω 50Ω IN+ IN- ADAPTIVE LEVEL SHIFTER SCHIMITT TRIGGER 6 图8. CML到 CML之间的连接 4.2. PECL到 PECL的连接 PECL到 PECL的连接分直流耦合和交流耦合两种形式，下面分别介绍： 4.2.1. 直流耦合情况 PECL负载一般考虑是通过 50Ω接到 Vcc-2V的电源上，一般该电源是不存在的，因此通 常的做法是利用电阻分压网络做等效电路，如图 9中所示，该等效电路应满足如下方程： 解上面方程组，得到： 图9. 等效电路形式 在 3.3V供电时，电阻按 5%的精度选取，R1 为 130Ω，R2为 82Ω。而在 5V供电时，R1 为 82Ω，R2为 130Ω。图 10给出了这两种供电情况时的详细电路。 图10. PECL电路间直流耦合 这种等效电路同时提供 50Ω的交流阻抗以匹配传输线。然而并没有规定，PECL 的输出 CML DRIVER CML RECEIVER CML DRIVER CML RECEIVER (a) CML间直流耦合形式 (b) CLM间的交流耦合形式 R1 = 50 VccVcc − 2 V R2 = 25 Vcc Vcc − 2 V = Vcc R2R1 + R2 R1 � R2 R1 + R2 = 50 Ω PECL DRIVER PECL RECEIVER R1 R1 R2 R2 PECL DRIVER PECL RECEIVER 50Ω 50Ω VCC Vcc-2V PECL DRIVER PECL RECEIVER 130Ω 130Ω 82Ω 82Ω PECL DRIVER PECL RECEIVER 130Ω130Ω 82Ω82Ω +3.3V +5.0V 7 阻抗要和传输线特征阻抗匹配。 4.2.2. 交流耦合情况 PECL在交流耦合输出到 50Ω的终端负载时，要考虑 PECL的输出端加一直流偏置电阻， 如图 11 所示。 图11. PECL电路间交流耦合 PECL 的输出共模电压需固定在 Vcc-1.3V，在选择直流偏置电阻时仅需该电阻能够提供 14mA到地的通路，这样 R1=（Vcc-1.3V）/14mA。在 3.3V供电时，R1=142Ω，5V供电时，R1=270 Ω。然而这种方式给出的交流负载阻抗低于 50Ω，在实际应用中，3.3V 供电时，R1 可以从 142Ω到 200Ω之间选取，5V供电时，R1 可以从 270Ω到 350Ω之间选取，原则是让输出波形 达到最佳。 PECL交流耦合另外有两种改进结构，一种是在信号通路上串接一个电阻，从而可以增大 交流负载阻抗使之接近 50Ω；另一种方式是在直流偏置通道上串接电感，以减少该偏置通道 影响交流阻抗。 图 11 中 R1 和 R2的选择应考虑如下几点：（1）PECL输入直流偏压应固定在 Vcc-1.3V； （2）输入阻抗应等于传输线阻抗；（3）低功耗；（4）外围器件少。最常用的就是图 11 中的 两种。在图 11（a）中，R1 和 R2的选择应满足下面方程组： 求解得到： 图 11（a）有一个缺点就是它的功耗较大，当对功耗有要求时，可以采用图 11（b）所 示的结构，在这种情况下，R2和 R3需满足如下方程组： R2和 R3通常选： PECL DRIVER PECL RECEIVER R2 R2 R3 R3 R1 R1 PECL DRIVER PECL RECEIVER R2 R2 R3 R3 R1 R1 100Ω Vcc Vcc (a) (b) R3 � Vcc R2 + R3 = Vcc − 1.3 V R2 R3 = 50 Ω R2 = 82 Ω and R3 = 130 Ω + 3.3 V供电时 R2 = 68 Ω and R3 = 180 Ω + 5 V供电时 R3 � Vcc R2 + R3 = Vcc − 1.3 V R2 R3 50 Ω ≈ 50 Ω R2 = 2.7 KΩ and R3 = 4.3 KΩ + 3.3 V供电时 R2 = 2.7 KΩ and R3 = 7.8 KΩ + 5 V供电时 8 4.3. LVDS到 LVDS的连接 因为 LVDS 的输入与输出都是内匹配的，所以 LVDS 间的连接可以如图 12 中那样直接连 接。 图12. LVDS间连接 5. LVDS，PECL，CML间的互连 在下面的讨论中，PECL按 3.3V供电考虑，即 LVPECL情况。 5.1. LVPECL到 CML的连接 5.1.1. 交流耦合情况 LVDS到 CML的一种连接方式就是交流耦合方式，如图 13所示。在 LVPECL的两个输出端 各加一个到地的偏置电阻，电阻值选取范围可以从 142Ω到 200Ω。如果 LVPECL的输出信号 摆幅大于 CML的接收范围，可以在信号通道上串一个 25Ω的电阻，这时 CML输入端的电压摆 幅变为原来的 0.67倍。 图13. LVPECL到 CML的交流耦合连接方式 5.1.2. 直流耦合情况 在 LVPECL到 CML的直流耦合连接方式中需要一个电平转换网络，如图 14中所示。该电 平转换网络的作用是匹配 LVPECL的输出与 CML的输入共模电压。一般要求该电平转换网络引 入的损耗要小，以保证 LVPECL的输出经过衰减后仍能满足 CML输入灵敏度的要求；另外还要 求自 LVPECL端看到的负载阻抗近似为 50Ω。下面以 LVPECL驱动 MAX3875的 CML输入为例说 明该电平转换网络。 LVDS DRIVER LVDS RECEIVER LVPECL DRIVER CML RECEIVER R R 25Ω 25Ω 9 图14. LVPECL到 CML（MAX3875）间直流耦合时电阻网络 下面是该电阻网络必须满足的方程： 注：假定 LVPECL的最小差分输出摆幅为 400mV，而MAX3875的输入灵敏度为 50mV，这样电阻网络的最小增益必须大于 50mV/400mV=0.125 求解上面的方程组，我们得到 R1=182Ω，R2=82Ω，R3=290Ω，VA=1.35V，VB=3.11V， Gain=0.147，Zin=49Ω。把 LVPECL输出与 MAX3875输入连接好，实测得：VA=2V，VB=3.13V。 LVPECL到 MAX3875的直流耦合结构如图 15所示，对于其它的 CML输入，最小共模电压 和灵敏度可能不同，读者可根据上面的考虑计算所需的电阻值。 图15. LVPECL到 CML（MAX3875）的直流耦合结构 5.2. CML到 LVPECL的连接 R1 R2 R3 50Ω LVPECL A B MAX3875 +3.3V VA = VCC − 2.0 V = R2 � VCC R2 + R1 R3 + 50 Ω 1 VB = VCC − 0.2 V = VCC� R3 + 50 Ω � VCC − 1.3 V R3 + 50 Ω 2 Zin = R1 R2 R3 + 50 Ω = 50 Ω 3 Gain = 50R3 + 50 ≥ 0.125 4 LVPECL DRIVER CML RECEIVER 182Ω 290Ω 182Ω 290Ω 82Ω 82Ω +3.3V 10 图 16给出了 CML到 LVPECL三种交流耦合解决方案。 图16. CML到 LVPECL的交流耦合结构 5.3. LVPECL到 LVDS的连接 5.3.1 直流耦合情况 LVPECL到 LVDS的直流耦合结构需要一个电阻网络，如图 17中所示，设计该网络时有这 样几点必须考虑：首先，我们知道当负载是 50Ω接到 Vcc-2V时，LVPECL的输出性能是最优 的，因此我们考虑该电阻网络应该与最优负载等效；然后我们还要考虑该电阻网络引入的衰 减不应太大，LVPECL输出信号经衰减后仍能落在 LVDS的有效输入范围内。注意 LVDS的输入 差分阻抗为 100Ω，或者每个单端到虚拟地为 50Ω，该阻抗不提供直流通路，这里意味着 LVDS 输入交流阻抗与直流阻抗不等。LVPECL 到 LVDS 的直流耦合所需的电阻网络需满足下面方程 组： 图17. LVPECL到 LVDS的直流耦合结构 82Ω 82Ω 130Ω 130Ω +3.3V LVPECL DRIVER R1 R2 R3 50Ω LVPECL A B LVDS 130Ω 130Ω +3.3V (a) 等效电路 (b) LVPECL 到 LVDS 的连接 LVDS RECEIVER VA = VCC − 2.0 V = VCC� R2 + R3 R1 + R2 + R3 1 RAC = R1 R2 + R3 50 Ω = 50 Ω 2 RDC = R1 R2 + R3 ≈ 50 Ω 3 Gain = R3 50 ΩR2 + R3 50 Ω ≥ 0.33 4 CML DRIVER LVPECL RECEIVER 2.7kΩ 2.7kΩ 4.3kΩ 4.3kΩ 100Ω LVPECLRECEIVER 82Ω 82Ω 130Ω 130Ω +3.3V CML DRIVER LVPECL RECEIVER100Ω CML DRIVER (a) (b) (c) LVPECL 芯片内有直流偏置情况 +3.3V 11 考虑 Vcc=0.3V情况，解上面的方程组得到：R1=182Ω，R2=48Ω，R3=48Ω，VA=1.14V， RAC=51.8Ω，RDC=62.8Ω，Gain=0.337。电路连接好，实测得 VA=2.1V，VB=1.06V。假定 LVPECL 单端最小输出电压为 300mV，在 LVDS的输入端可达到 100mV，能够满足其灵敏度要求。考虑 信号较大时，如果 LVPECL 的最大输出为 1V，LVDS 的单端输入电压则为 337mV，同样可以满 足指标要求。 5.3.2 交流耦合情况 LVPECL 到 LVDS 的交流耦合结构如图 18 所示，LVPECL 的输出端到地需加直流偏置电阻 （142Ω到 200Ω），同时信号通道上一定要串接 50Ω电阻，以提供一定衰减。LVDS的输入端 到地需加 5KΩ电阻，以提供近似 0.86V的共模电压。 图18. LVPECL到 LVDS的交流耦合结构 5.4. LVDS到 LVPECL的连接 5.4.1. 直流耦合情况 LVDS到 LVPECL的直流耦合结构中需要加一个电阻网络，如图 19所示，该电阻网络完成 直流电平的转换。LVDS输出电平为 1.2V，LVPECL的输入电平为 Vcc-1.3V。LVDS的输出是以 地为基准，而 LVPECL的输入是以电源为基准，这要求考虑电阻网络时应注意 LVDS的输出电 位不应对供电电源敏感；另一个问题是需要在功耗和速度方面折中考虑，如果电阻值取的较 小，可以允许电路在更高的速度下工作，但功耗较大，LVDS的输出性能容易受电源的波动影 响；还有一个问题就是要考虑电阻网络与传输线的匹配。电阻值可以通过下面的方程导出。 图19. LVDS到 LVPECL的直流耦合结构 LVDS DRIVER LVPECL RECEIVER R3R1 R3R1 124Ω +3.3V R3 R2 R1 LVPECL A B LVDS +3.3V R2 R2 +3.3V LVDS RECEIVER 5KΩR 5KΩR PECL DRIVER 50Ω 50Ω 12 在 Vcc电压为 3.3V时，解上面的方程得：R1=374Ω，R2=249Ω，R3=402Ω，VA=1.2V， VB=2.0V，RIN=49Ω，Gain=0.62。LVDS 的最小差分输出信号摆幅为 500mV，在上面结构中加 到 LVPECL 输入端的信号摆幅变为 310mV，该幅度低于 LVPECL 的输入标准，但对于绝大多数 MAXIM公司的 LVPECL电路来说，该信号幅度是足够的，原因是 MAXIM公司 LVPECL输入端有 较高的增益。在实际应用中，读者可根据器件的实际性能作出自己的判断。 5.4.2 交流耦合情况 LVDS到 LVPECL的交流耦合结构较为简单，图 20给出了两个例子。 图20. LVDS到 LVPECL的交流耦合结构 5.5. CML和 LVDS间互连 一般情况下，在光传输系统中没有 CML和 LVDS的互连问题，因为 LVDS通常用作并联数 据的传输，数据速率为 155MHz，622MHz或 1.25GHz，而 CML常用来做串行数据的传输，数据 速率为 2.5GHz或 10GHz。不管怎样，作为特殊情况，在这里给出了它们间互连的交流解决方 案，如图 21 和图 22。需注意 CML的输出信号摆幅应落在 LVDS的有效工作范围内。 图21. LVDS到 CML的交流耦合结构 VA = VCC R1 R1 + R2 + R3 = 1.2 V 1 VB = VCC R1 + R2 R1 + R2 + R3 = VCC − 1.3 V 2 RIN = R1 � R2 + R3 R1 + R2 + R3 62 Ω = 50 Ω 3 Gain = R3R2 + R3 4 LVDS DRIVER LVPECL RECEIVER 2.7kΩ 2.7kΩ 4.3kΩ 4.3kΩ 100Ω +3.3V LVPECL RECEIVER 82Ω 82Ω 130Ω 130Ω +3.3V LVDS DRIVER LVPECL RECEIVER100Ω LVDS DRIVER (a) LVPECL 芯片内有直流偏置情况（MAX3885） (b) LVPECL 芯片内没有直流偏置情况（MAX3867） CML RECEIVER LVDS DRIVER 13 图22. CML到 LVDS的交流耦合结构 6. 如何选择交流耦合电容 当利用交流耦合结构时，耦合电容的选取应特别小心，该电容与负载阻抗一起构成高通 滤波结构，非归零的连 0或连 1 出现时，电容会造成接收端电压下降，过零点偏移，通过下 面的图形 23可以很好地理解这一点。 图23. 交流耦合造成低频分量损失，过零点漂移 为防止连零和连 1序列造成负载电压有较大下降，我们可以把耦合电容与负载组成的高 通网络的 3dB转角频率降低，下面主要从时域对此进行 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 ，我们知道一级高通 RC网络的时 域响应为： NRZ数据信号经过电容耦合至 50Ω的负载上，信号这时的摆动则以 0为基准。我们把信 号幅度以 VP-P 进行归一化处理，电压幅度归一化为±0.5VP-P。假定负载最初充电电压为 V0+=0.5VP-P，最终电压为 V∞=0。τ为 HPF的时常数，则经过一段时间 t后，负载电压下降ΔV 为： 如允许在时间 t时，功率下降 0.25dB，则ΔV/ VP-P = 6%； 如果我们定义 TB为数据每比特周期，NCID为最大容许的连零或连 1 数目，负载阻抗 R=50 过零点偏移 LF PDJ 电压下降 LF DROOP 连1序列 V t = V∞ − V∞ − V0+ e −t R C 1 ∆V = 0.5 � Vp−p� 1 − e −t � 2 6 % = 0.5 � 1 − e −t � � � = 7.8 t 3 LVDS RECEIVER 5KΩ 5KΩ CML DRIVER 14 Ω，C为耦合电容，则 t=NCID·TB，τ=R·C，C可通过下面式子估算： 我们以 2.488Gbps的系统为例，TB = 400ps，NCID = 100bit，通过计算得 C =6.2nF。下面 计算该电容造成的过零点偏移大小： tr在这里指 NRZ信号幅度从 20%到 80%的上升时间，一般可通过下式估算： BW 指系统带宽，通常为 0.6~1 倍数据速率，对于 2.5Gbps 系统，如果取 tr=120ps， C=6.2nF，计算得 LFPDJ等于 13ps，如果把 C增加到 100nF，这时 LFPDJ将小于 1ps，可以忽 略不计。 C = 7.8 � NCID� TB R LFPDJ = ∆Vslope = 0.5 �Vp−p � 1 − e −t � 0.6 � Vp−p tr = 0.5 � tr� 1 − e −NCID�TBR C 0.6 4 tr = 0.22 BW 5