nullnull本堂课的主要内容1、用置数法(置位法)获得任意进制计数器2、用计数器的进位输出信号C进行反馈置数3、三种
方法
快递客服问题件处理详细方法山木方法pdf计算方法pdf华与华方法下载八字理论方法下载
总结4、时序逻辑电路的
设计
领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计
5、用Verilog语言实现触发器和计数器null 置数法与置零法不同,它是通过给计数器重复置入某个数值的方法跳过Mmax–M个状态,而获得模M计数器的。M=71、用置数法(置位法)获得任意进制计数器nullnullM=711、用置数法(置位法)获得任意进制计数器null&0 0 0 0001001010101M=61、用置数法(置位法)获得任意进制计数器null& 1 0 1 001100111100010011010返回1、用置数法(置位法)获得任意进制计数器null1D0 D1 D2 D3C PT1LDC1CRP 74161>CP1Q0 Q1 Q2 Q3(b)10011010101111001101111011112、用计数器的进位输出信号C进行反馈置数null1 0 1 0 1C=Q0Q1Q2Q3T2、用计数器的进位输出信号C进行反馈置数null 用进位输出端C来进行反馈置数,构成5进制计数器10118进制?2、用计数器的进位输出信号C进行反馈置数3、运用一片74LS161、74LS160、74LS90构成任意进制计数器总结: 1)反馈置零法实现模值为M的计数器(即运用器件的CR端) 若器件异步置零则从零开始数M个状态,让其下一个状态作为置零条件。 若器件同步置零则从零开始数M个状态,让第M个状态作为置零条件。2)反馈置数法实现模值为M的计数器(即运用器件的LD端) 若器件同步置数则从所置的数开始M个状态,让第M个状态作为置数条件。3)用器件的输出端C进行反馈置数实现模值为M的计数器 若器件同步置数则从1111(1001)开始倒数M个状态,让第M个状态作为置数条件。3、运用一片74LS161、74LS160、74LS90构成任意进制计数器总结:null1)反馈置零法实现模值为M的计数器(即运用器件的CR端) 若器件异步置零则从零开始数M个状态,让其下一个状态作为置零条件。 若器件同步置零则从零开始数M个状态,让第M个状态作为置零条件。null1)反馈置零法实现模值为M的计数器(即运用器件的CR端)null1)反馈置零法实现模值为M的计数器(即运用器件的CR端)nullnull2)反馈置数法实现模值为M的计数器(即运用器件的LD端) 若器件同步置数则从所置的数开始M个状态,让第M个状态作为置数条件。5.205.200000Q2,Q1同时为1时置数Q3,Q2同时为1时清零1100null3)用器件的输出端C进行反馈置数实现模值为M的计数器 若器件同步置数则从1111(1001)开始倒数M个状态,让第M个状态作为置数条件。4null有效循环状态为0100-1001如何构成8进制?0 1 0 0返回3)用器件的输出端C进行反馈置数实现模值为M的计数器null0 1 1 0有效循环状态为0110-1111如何构成10进制?1 0 1 0M=53)用器件的输出端C进行反馈置数实现模值为M的计数器null用两种方法实现10进制计数器,计数循环为0000—1001能否利用C反馈置数?null级连成60进制秒计数器null(0011 0010)8421BCD=null0 1 1 0例 试用74161采用置数法组成模M=120计数器。1D0 D1 D2 D3 TLDCCR P 74161CPQ0 Q1 Q2 Q31D0 D1 D2 D3 TLDC1CR P 74161CPQ0 Q1 Q2 Q3110100解法1:可以采用置数法分别构成M1=12,M2=10计数器,然后进行级联组成M=120计数器。null101000 1 1 0例 试用74161采用置数法组成模M=120计数器。null解法2:先将两片级联构成8位二进制计数器,然后用置数法组成模M=120计数器,如图所示。119=(0111 0111)2例 试用74161采用置数法组成模M=120计数器。null例 试用74161采用置零法组成模M=120计数器。120=(0111 1000)2解法3:先将两片级联构成8位二进制计数器,然后用置零法组成模M=120计数器,如图所示。4 时序逻辑电路的设计4 时序逻辑电路的设计同步计数器的设计步骤如下:
1)建立原始状态图 (最关键的一步)3)确定触发器的数目若要设计一个二进制计数器,至少需要1个触发器2n-1〈N〈2n5)触发器选型6)检查电路的自启动特性若要设计一个四进制计数器,至少需要2个触发器若要设计一个N进制计数器,至少需要n个触发器4)状态编码2) 状态化简等价状态:输入相同、输出相同、次态也相同的两个状态。给每一个状态分配一个二进制代码null例:设计一个二分频电路1)建立原始状态图 3) 确定触发器的数目2n-1〈N〈2n需要1个触发器 列状态
表
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、求状态方程102) 状态化简等价状态:输入相同、输出相同、次态也相同的称~。4)状态编码给每一个状态分配一个二进制代码S0=0, S1=14 时序逻辑电路的设计5)触发器选型D触发器Q0n+1=D0JK触发器J=1 K=1106)自启动检查D04 时序逻辑电路的设计null例:设计一个四分频电路1)建立原始状态图 3)确定触发器的数目2n-1〈N〈2n需要2个触发器 列状态表、求状态方程2)状态化简等价状态:输入相同、输出相同、次态也相同的称~。4)状态编码给每一个状态分配一个二进制代码S0=00, S1=01
S2=10, S3=110 11 01 10 0Q1n+1=Q0n+1=null5)触发器选型D触发器Q1n+1=Q0n+1=Q1n+1=D1Q0n+1=D06)自启动检查nullJK触发器J=1 K=1Q0n+1=Q1n+1=Q1n+1=J= Q0nK= Q0n11null用D触发器和74LS138译码器实现彩灯循环控制,要求8只彩灯, 7 亮 1 暗, 且这一暗灯可以循环移动“1”000001010011100101110111Q0n+1 0 0 1 0 1 1 0 1 0 1 0 1 1 0 0 1 1 1 1 1 0 0 0 0Q2n+1=Q1n+1=Q0n+1==D0=D1=D2null返回4 时序逻辑电路的设计例 试设计一个111串行数据检测器。111串行数据检测器,有一个输入端X和一个输出端Z,输入X为一串随机信号,当连续输入三个和三个以上的1时,输出为1,否则输出为0。解: 1) 建立原始状态转换图S1:X输入一个1以后的状态;设S0:X输入为0的状态;S2: X连续输入两个1以后的状态;S3: X连续输入三个1以后的状态;4 时序逻辑电路的设计4 时序逻辑电路的设计0/01/00/00/00/01/11/01/1S02) 状态化简等价状态:输入相同、输出相同、次态也相同的两个状态。4 时序逻辑电路的设计4 时序逻辑电路的设计3个状态需用几个触发器?2个两个触发器可以有四个状态,取其中的三个状态,如取S0=00, S1=01, S2=103) 状态编码状态编码就是给最小化状态的每个状态指定一个二进制代码4 时序逻辑电路的设计null 0 0 0
0 0 0
0 0 0
× × ×
0 1 0
1 0 0
1 0 1
× × ×
null4) 触发器选型、求状态方程、驱动方程和输出方程nullD触发器的特征方程为则可直接写出驱动方程为5)画逻辑电路图null 如果选用JK触发器,就要将状态方程变换成JK触发器特性方程的
标准
excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载
形式,JK触发器的特征方程为nullnull6. 自启动检查
3个状态00、01和10为有效状态,还有一个无效状态11。null显然该电路具有自启动能力1/00/0011/00/01/1100/000110/01/1(Q1Q0)nullmodule DFF(Q,D,CLK);
output Q;
input D,CLK;
reg Q;
always @(posedge CLK)
begin
Q <= D;
end
endmodulemodule latch_1(q,d,clk);
output q;
input d,clk;
assign q = clk ? d : q;
endmodulenullmodule DFF1(q,qn,d,clk,set,reset);
input d,clk,set,reset;
output q,qn;
reg q,qn;
always @(posedge clk or negedge set or negedge reset)
begin
if (!reset)
begin
q <= 0;
qn <= 1;
end
else if (!set)
begin
q <= 1;
qn <= 0;
end
else
begin
q <= d;
qn <= ~d;
end
end
endmodulemodule DFF2(q,qn,d,clk,set,reset);
input d,clk,set,reset;
output q,qn;
reg q,qn;
always @(posedge clk)
begin
if (reset)
begin
q <= 0;
qn <= 1;
end
else if (set)
begin
q <=1;
qn <=0;
end
else
begin
q <= d;
qn <= ~d;
end
end
endmodulenullmodule count4(out,reset,clk);
output[3:0] out;
input reset,clk;
reg[3:0] out;
always @(posedge clk)
begin
if (reset) out<=0;
else out<=out+1;
end
endmodule4进制计数器null`timescale 1ns/1ns
`include "count4.v"
module coun4_tp;
reg clk,reset;
wire[3:0] out;
parameter DELY=100;
count4 mycount(out,reset,clk);
always #(DELY/2) clk = ~clk;
initial
begin
clk =0; reset=0;
#DELY reset=1;
#DELY reset=0;
#(DELY*20) $finish;
end
initial $monitor($time,,,"clk=%d reset=%d out=%d", clk, reset,out);
endmodulemodule count4(out,reset,clk);
output[3:0] out;
input reset,clk;
reg[3:0] out;
always @(posedge clk)
begin
if (reset) out<=0;
else out<=out+1;
end
endmodulenullmodule count10(out,cout,en,clr,clk);
output[3:0] out;
output cout;
input en,clr,clk;
reg[3:0] out;
always @(posedge clk or posedge clr)
begin
if (clr) out = 0;
else if(en)
begin
if(out==9) out=0;
else out = out+1;
end
end
assign cout =((out==9)&en)?1:0;
endmodule重点掌握:二、时钟 D 触发器时钟JK触发器三、时序逻辑电路的分析1、同步时序电路的分析2、异步时序电路的分析时钟方程六、74LS161、74LS160、74LS90、74LS163构成任意进制计数器Qn+1=D一、理解时钟脉冲CP的作用驱动方程状态方程状态转换图或时序波形图状态转换表七、同步计数器的设计八、会用ABEL语言来描述N进制计数器重点掌握:四、边沿触发方式与电位触发方式的区别五、同步级联、异步级联?级联后的模值计算?清零法、置数法、用C进行反馈置数法返回