基于VerilogHDL设计的多功能数字钟

片上系统 SOC 基于Ve ri l og H D L设计的多功能数字钟 Design of Multifunctional Digital Clock Based on Verilog HDL (天津工业大学)李俊一 牛萍娟 Li，Junyi Niu，Pingjuan 摘要：本文利用 Verilog HDL语言 自项向下的设计方法设计多功能数 字钟．突出了其作 为硬件描述语 言的 良好 的可读性 、可 移植性和易理解等优点 ，并通过 Ahera Quartus II 4．1和 ModelSim SE 6,0完成综合、仿真。此程序通过下栽到 FPGA芯片后， 可应用于实际的数字钟显示 中。 关键词：Verilog HDL：硬件描述语言；FPGA 中圈分类号：TP312 文献标识码：B Abstract： In this paper， the process of designing muhifunctional digital clock by the Verilog HDL top-down design method is pre— sented，which has shown the readability，portability and easily understanding of Verilog HDL as a hard description language．Circuit synthesis and simulation are performed by Altera Quartus II 4．1 and ModelSim SE 6．0．The pm~am can be used in the truly digital clock display by down loading tO the FPGA chip． Keywords：Verilog HDL；hardware de~dpfion language；FPGA 1 引言 功能。下面介绍一下各主要引脚的功能： 硬件描述语言 HDL(Hardware Des—cription Lan— guage)是一种用形式化方法来描述数字电路和系统的 语言。目前．电子系统向集成化、大规模和高速度等方 向发展，以硬件描述语言和逻辑综合为基础的自顶向 下的电路设计方法在业界得到迅猛发展，HDL在这种 形势下显示出了巨大的优势，展望将来 HDL在硬件设 计领域的地位将与 c和 c++在软件设计领域的地位 一 样，在大规模数字系统的设计中，它将逐步取代传 统的逻辑状态 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 和逻辑电路图等硬件描述方法，而成 为主要的硬件描述工具。 Verilog HDL是工业和学术界的硬件设计者所使 用的两种主要的HDL之一，另一种是 VHDL。现在它 们都已成为 IEEE 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 。两者各有特点，但 Verilog HDL拥有更悠久的历史 、更广泛的设计群体，资源也 远比VHDL丰富，且非常容易学习掌握。 本文提出了以 Verilog HDL语言为手段，设计了 多功能数字钟。其代码具有良好的可读性和易理解 性，源程序经Ahera公司的 Qua~us II 4．1和 ModelSim SE 6．0软件完成综合 、仿真，目标器件选用 Ahera Cy— clone EP1 C6Q240C8器件。 2 工作原理 图 1为多功能数字钟端口功能图。其具有的功能 有：显示时一分一秒、整点报时、小时和分钟可调等基本 李俊一：硕士研究生 基金项 目：天津市应用基础重点项 目【043800811) Clk Spk Rst Sel S1 Display 图1多功能数字钟端口功能图 Clk：10KHZ的系统基准时钟输入。作为七段码管 扫描频率。将其 10000分频可得到 1HZ的数字钟工作 频率。将其 8分频和4分频分别分时送入扬声器 ，使 其产生嘀(1．25KHZ)、嗒(2．5KHZ)的报时声。 Rst：系统复位信号，低电平有效。复位后显示 o0— 00—00。 s1：调节小时信号，低电平有效。每按下一次，小 时增加一个小时。 s2：调节分钟信号，低电平有效。每按下一次，分 钟增加一个分钟。 Spk：输出到扬声器，产生嘀、嗒的报时声。 Sel：七段码管扫描驱动。因为是八个七段码管， 所以Sel为三位总线。扫描频率为 10KHZ，由于人眼的 视觉效果．呈现在眼前的便是整体的时一分一秒显示。 Display：七段码管显示输出。 @|自控嘲邮局订阅号．82 36o元，年-79一 二 二 维普资讯 http://www.cqvip.com 片上系统 SOC 中文核心期刊 <微计算机信患 (嵌入式与S0C)2006年第22卷第4-2期 3 程序设计 Verilog HDL语言具有结构清晰、文法简明、功能 强大、高速模拟和多库支持等优点，被近90％的半导 体公司使用，成为一种强大的设计工具。该数字钟就 是采用 Vefilog HDL描述。 模块源代码如下： module clock(Clk，Rst，S1，S2，Display，Sel，Spk)； input Clk； ∥产生 10KHZ时钟输入 input Rst； ／／复位输入 input S1； ／／／J、时调节输入 input S2； ／／分钟调节输入 output Spk； ||扬声器输出 output[2：0】Sel； ，／七段码管扫描驱动 output[6：0】Display；，／七段码管显示输出 reg Spk； reg[2：0]Sel； reg[6：0】Display； reg[13：0]Clk—Countl；／／产生 1Hz时钟的分频计数 器 reg Clk — — 1HZ； reg[2：0]Music—Count；／／产生扬声器声音频率的分 频计数器 reg[3：0】SECL，SECH； reg[3：0】MINL，MINH； reg[3：0】HOURL，HOURH； reg[3：0】Disp Temp； always@(posedge Clk) begin if(Clk—Countl==9999)／／x,~计数器进行判断，以确 定 Clk一1HZ信号是否反转 begin Clk Count1<=0； Clk — — 1 HZ<=~Clk — — 1 HZ； end else Clk — — Countl<=Clk — — Countl+l； end always@(posedge Clk一1 HZ or negedge Rst)if(!Rst) ，／系统复位 begin SECL<=0； SECH<=0： MINL<--0； MINH<=0： HOURL<=0： HOURH<=0： end else begin i !S1) ／阙 节小时 begin if(HOURL=--9) begin HOURL<=0； HOURH<=HOURH+l： end else begin if(HOURH==2&&HOURL==31 begin HOURL<=0： HOURH<=0： end else HOURL<=HOURL+l： end end else i !s2) ／闹 节分钟 begin if(MINL==9) begin MINL<=0； i MINH==5)MINH<=0； else MINH<=MINH+l： end else MINL<=MINL+l： end else if(SECL==91 ／，一般运行状态 begin SECL<=0； if(SECH==5) begin SECH<=0： if(MINL==9) begin MINL<=0； if(MINH==5) begin MINH<=0： if(HOURL==9) begin HOURL<=0； HOURH<=HOURH+1： end else if(HOURH==2&&HOURL==31 begin HOURL<=0： 一 80—36O元／年 邮局订阅号：82．946 维普资讯 http://www.cqvip.com 片上系统 SOC H0URH<=0： end else HOURL<=HOURL+I； end else MINH<=MINH+1： end else MINL<=MINL+1： end else SECH<=SECH+I； end else SECL<=SECL+1： end always@(posedge Clk) begin Music — Count<=Music — Count+1； Sel<=Sel+l； ／／扫描累加 if(MINH==5&&MINL=--9&&SECH==51 ／／在 59分 50秒开始提示 begin if((SECL％2)==0)／／在偶数秒开始发声 Spk<=Music — Count[2]；／／嘀 else Spk<=0； end else iffMINH==0&& MINL==0&& SECH==0&& SECL==0) Spk<--Music — Count[1]；／／嗒 else Spk<=O； end always@(Se1) begin case(Se1) 3 b000：Disp emp--HOURH； 3 bOO1：Disp _ Temp--HOURL； 3 b010：Dis emp=4 blOlO； 3 bO1 1：Disp_Temp=MINH； 3 bl00：Disp emp=MINL； 3‘ bl01：Dis emp=4‘ blOlO； 3 bl 10：Disp_Temp=SECH； 3 b11 1：Disp _ Temp=SECL； endcase end always@(Disp_Temp) ／／显示转换 begin case(Disp—Temp) 4 b0o00：Display--7 b0111111： ／／0 4 bo001：Display=7 bOO001 10； ／／1 4 b0010：Display=7 blO1 101 1： ／／2 4 bOO11：Display=7 blO01111： ／／3 4 b0100：Display=7 bl 1001 10； ／／4 4 bOlO1：Display=7 bl 101 101； ／／5 4 b0110：Display--7 bl111101； ／／6 4 b01 1 1：Display=7 bOO001 1 1： ／／7 4 bl000：Display=7 bl111111： ／／8 4 blOOh Display=7 bl 101 1 1 1： ／／9 4 bl010：Display=7 blO00000； ／- default：Display=7 bOO00000； ／／全灭 endcase end endmodule 测试模块源代码如下： 、timescale 1 us／1 US module clocktest； reg Clk — in，Rst _ in，S1 一 in，S2 一 in； wire Spk out； wire[6：0】Display—out； wire[2：0]Sel—out, parameter HALF _ PERIOD=50； ||产坚 IOKHZ时 initial begin Clk ． in=0； Forever#HALF_PERIOD Clk—in=-Clk—in； end ，／产生复位信号 initial begin Rstin=l； #(2*HALF_PERIOD1 Rst_in=0； #(10术HALF—PERIOD)Rst_in=l； end ，／产生调节小时信号 initial begin S1 ． in=l； #(35000 HALF_PERIOD)S1一in=0； #(60000 HALF—PERIOD)Sl_in=1； end ，／产生调节分钟信号 initial begin S2 _ in=l； #(950o0 HALF_PERIOD)s2一in=0； #(60000*HAU PERIOD)S2一in=1； end clock t(．Spk(Spk—out)，．Display(Display out)， ．Sel(Sel—out)，．Clk(Clk_i n】，．Rst(Rst—in)， ．S 1(s1一in)，．S2(s2_in))；(转 5 1页) @喇 局订 82舢360~／-q-一81— 维普资讯 http://www.cqvip.com 单片机开发与应用 三幅图像灰度的平均值及标准偏差如下表 图 3 图 4 图 5 平均值 42．9655 68．1411 251．2595 标准偏差 17．3932 46．9538 7．5339 4 试验结论 由上述图像和数据进行 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 我们可以得出如下 结论： 1、由贴铜板前后的红外采集图像对比可知：帕尔 贴板之间的的接触部分的温度与其它部分有一定的 差距。但加上铜板后此情况得到了改善 ，由此可见制 作红外热源时应该在帕尔贴板上附一层铜板。 2、刷白漆后的帕尔贴板红外图像与前之对比知： 铜板上的划痕、杂物尤其是粘在上面的导热硅脂对帕 尔贴板的热像存在较大影响。热像仪所采集的是辐射 温差而非物体的表面温度 ，铜板上的划痕、导热硅脂 甚至包括杂物在内它们的表面温度基本相同。但显然 它们的辐射温度并不相同，且差异甚大，从它们的热 像图像上可以清楚的分辨出。故铜板的表面必须涂一 层漆，并且是高吸收率的哑黑漆，因为高吸收率物体 必然是高辐射率物体，由此可知制作时帕尔贴面板表 面必须涂一种高辐射率的材料。 3、由图像处理过的等高线 、直方图以及标准偏差 表可以明显地看到帕尔贴板贴铜板前交接处有很大 的温度差异。贴铜板后交接处温差现象得到改善，但 是其表面上的划痕、杂物尤其是导热硅脂使铜板表面 的温度很不均匀，它的灰度标准偏差比没贴铜板前还 要大，最后涂上漆后不论是从等高线、直方图还是标 准偏差都可以看到面板表面温度均匀性得到了很大 改善。 参考文献： [1]Mahan G，SalesB，Sharp J，Thermoelect ricmaterials：New app roaches to all old problem．Phys．Today，1997，(3)：42~47 [2]Rojic M ，Savanovic G，T rifunovic N，eta1．Thermo electric cooling of a train carriage by using a coldness—recovery device． Energy，1997，22：493~500 p】M in G， Rowe D M ， Cooling performance of integratd thermoelectricm icrocooler． Solid—State Elect ronic， 1999。 43： 923—929． [4】黄涛，褚淑杰．基于红外通信的智能家居系统【J】微计算机信 息，2005，1：141—143 作者简介：潘攀，女，河南盂津人 。(1982一)，在读硕士， 主要研究方向：光电对抗，光学设计等。 (050o03河北 石家庄 军械 工程学院 )潘 攀 董 伟 刘 麟 (421Oo0湖南 衡阳总装备部武汉军代局驻衡阳代表 室)王小妹 (1 Ordnance Engineering College， Shi jiazhuang 050003．China)Pan Pan Dong Wei Liu Lin f2 The W uHan M ilitary Commissary Bureau Staying for HengYang Chamber， HengYang 4210呻．China)Wang Xiao-mei 通讯地址 ：(O50o03石家庄和平西路 97号军械工程学 院光学教研室】潘 攀 (投稿日期：2005．7．21) (修稿13期：2005．7．29) (接 8 1页)endmodule 4 仿真结果 源程序经Ahera公司的Quartus 1I 4．1和 ModelSim SE 6．0完成综合、仿真，波形图如图 2所示。 图 2波形罔 功能仿真结束后，利用综合工具对 Verilog HDL 源码进行综合 ，生成网表文件 ，再根据该网表文件和 所选可编程逻辑器件 FPGA进行优化、布局布线，然后 进行布线后仿真。最后生成 FPGA码流文件，把该文件 输入可编程逻辑器件即可制成实际数字电路。 5 结束语 在本文中采用 Verilog HDL语言设计多功能数字 钟，借助其功能强大的语言结构，简明的代码描述复 杂控制逻辑设计。与工艺无关特性，在提高工作效率 的同时达到求解目的，并可以通过 Verilog HDL语言 的综合工具进行相应硬件电路的生成 ，具有传统逻辑 设计方法所无法比拟的优越性。 参考文献： 【1】来清民．基于CAN总线的多功能大型粮仓远程监测系统[J]微 计算机信息，2005，7：5 1—53 [2]Bhasker J．A Verilog HDL Primer．Allentown (PA)：Star Galaxy Press，1997 作者简介：李俊一(1981一)，男 ，天津人，汉，硕士研究 生，研究方向为集成电路设计；E—mail：snowes7@sohu． com；牛萍娟(1973一)，女，汉，副教授，硕导，研究方向 为新型半导体器件及集成电路； (300160天津 天津工业大学信息与通信工程学 院)李 俊一 牛萍娟 (School of information andcommunication engineer- ing，Tianjin Polytechnic university，Tianjin，300160， China)Li，Junyi Niu，Pinedilall 通讯地址：(300160天津工业大学信息与通信工程学 院 138信箱 )李俊一 (投稿日期：2005．2．21)倦稿日期：2005．2．29) @ 胥邮局订 82-946 360,-L／~-一51— 维普资讯 http://www.cqvip.com