AD7705中文

一、概述 1.11.11.11.1一般说明一般说明一般说明一般说明 AD7705/7706 是应用于低频测量的 2/3 通道的模拟前端。该器件可以接受直接来自传感器的 低电平的输入信号，然后产生串行的数字输出。利用Σ-∆转换技术实现了 16 位无丢失代码性 能。选定的输入信号被送到一个基于模拟调制器的增益可编程专用前端。片内数字滤波器处理调 制器的输出信号。通过片内控制寄存器可调节滤波器的截止点和输出更新速率，从而对数字滤波 器的第一个陷波进行编程。 AD7705/7706 只需 2.7～3.3V 或 4.75～5.25V 单电源。AD7705 是双通道全差分模拟输入，而 AD7706 是 3 通道伪差分模拟输入，二者都带有一个差分基准输入。当电源电压为 5V、基准电压 为 2.5V 时，这二种器件都可将输入信号范围从 0～+20mV 到 0～+2.5V 的信号进行处理。还可处 理±20mV～±2.5V 的双极性输入信号，对于 AD7705 是以 AIN(-)输入端为参考点，而 AD7706 是 COMMON 输入端。当电源电压为 3V、基准电压为 1.225V 时，可处理 0～+10mV 到 0～+1.225V 的单 极性输入信号，它的双极性输入信号范围是±10mV 到±1.225V。因此，AD7705/7706 可以实现 2/3 通道系统所有信号的调理和转换。 AD7705/7706 是用于智能系统、微控制器系统和基于 DSP 系统的理想产品。其串行接口可配 置为三线接口。增益值、信号极性以及更新速率的选择可用串行输入口由软件来配置。该器件还 包括自校准和系统校准选项，以消除器件本身或系统的增益和偏移误差。 CMOS 结构确保器件具有极低功耗，掉电模式减少等待时的功耗至 20μW（典型值）。 AD7705/7706 采用 16 脚塑料双列直插（DIP）和 16 脚宽体（0.3 英寸）SOIC 封装和 16 脚 TSSOP 封装。 1.21.21.21.2特点特点特点特点 � AD7705：2 个全差分输入通道的 ADC � AD7706：3 个伪差分输入通道的 ADC 16 位无丢失代码 0.003%非线性 � 可编程增益前端 增益：1～128 � 三线串行接口 SPITM、QSPITM、MICROWIRETM和 DSP 兼容 � 有对模拟输入缓冲的能力 � 2.7～3.3V 或 4.75～5.25V 工作电压 � 3V 电压时，最大功耗为 1mW � 等待电流的最大值为 8μA � 16 脚 DIP、SOIC 和 TSSOP 封装 1.31.31.31.3功能方框图功能方框图功能方框图功能方框图 1.41.41.41.4引脚排列与功能引脚排列与功能引脚排列与功能引脚排列与功能 1.4.11.4.11.4.11.4.1 AD7705/7706AD7705/7706AD7705/7706AD7705/7706的引脚排列 引脚排列如下图 1.4.21.4.21.4.21.4.2引脚功能 引脚功能表 编号 名称 功能 1 SCLK 串行时钟，施密特逻辑输入。将一个外部的串行时钟加于这一输入端口， 以访问 AD7705/7706 的串行数据。该串行时钟可以是连续时钟以连续的脉 冲串传送所有数据。反之，它也可以是非连续时钟，将信息以小批型数据 发送给 AD7705/7706 2 MCLKIN 为转换器提供主时钟信号。能以晶体/谐振器或外部时钟的形式提供。晶 体/谐振器可以接在 MCLKIN 和 MCLKOUT 二引脚之间。此外，MCLKIN 也可 用 CMOS 兼容的时钟驱动，而 MCLKOUT 不连接。时钟频率的范围为 500kHz～5MHz 3 MCLKOUT 当主时钟为晶体/谐振器时，晶体/谐振器被接在 MCLKIN 和 MCLKOUT 之 间。如果在 MCLKIN 引脚处接上一个外部时钟，MCLKOUT 将提供一个反相 时钟信号。这个时钟可以用来为外部电路提供时钟源，且可以驱动一个 CMOS 负载。如果用户不需要，MCLKOUT 可以通过时钟寄存器中的 CLKDIS 位关掉。这样，器件不会在 MCLKOUT 脚上驱动电容负载而消耗不必要的功 率 4 —— CS 片选，低电平有效的逻辑输入，选择 AD7705/7706。将该引脚接为低电 平，AD7705/7706 能以三线接口模式运行（以 SCLK、DIN 和 DOUT 与器件 接口）。在串行总线上带有多个器件的系统中，可由 —— CS对这些器件作出选 择，或在与 AD7705/7706 通信时， —— CS可用作帧同步信号 5 RESET 复位输入。低电平有效的输入，将器件的控制逻辑、接口逻辑、校准系数、数字滤波器和模拟调制器复位至上电状态 6 AIN2(+)[AIN1] 对于 AD7705，差分模拟输入通道 2 的正输入端。对于 AD7706，模拟输入通道 1 的输入端 7 AIN1(+)[AIN2] 对于 AD7705，差分模拟输入通道 1 的正输入端；对于 AD7706，模拟输入通道 2 的输入端 8 AIN1(-)[COMMON]对于 AD7705，差分模拟输入通道 1 的负输入端；对于 AD7706，COMMON 输入端，模拟通道 1、2、3 的输入以此输入端为基准 9 REFIN(+) 基准输入端。AD7705/7706 差分基准输入的正输入端。基准输入是差分 的，并规定 REFIN(+)必须大于 REFIN(-)。REFIN(+)可以取 VDD 和 GND 之 间的任何值 10 REFIN(-) 基准输入端。AD7705/7706 差分基准输入的负输入端。REFIN(-)可以取VDD 和 GND 之间的任何值，且满足 REFIN(+)大于 REFIN(-) 11 AIN2(-)[AIN3] 对于 AD7705，差分模拟输入通道 2 的负输入端。对于 AD7706，模拟输入通道 3 输入端 12 ———— DRDY 逻辑输出。这个输出端上的逻辑低电平表示可从 AD7705/7706 的数据寄存 器获取新的输出字。完成对一个完全的输出字的读操作后， ———— DRDY引脚立即 回到高电平。如果在两次输出更新之间，不发生数据读出， ———— DRDY将在下一 次输出更新前 500×tCLKIN 时间返回高电平。当 ———— DRDY处于高电平时，不能 进行读操作，以免数据寄存器中的数据正在被更新时进行读操作。当数据 被更新后， ———— DRDY又将返回低电平。 ———— DRDY也用来指示何时 AD7705/7706 已经 完成片内的校准序列 13 DOUT 串行数据输出端。从片内的输出移位寄存器读出的串行数据由此端输出。 根据通讯寄存器中的寄存器选择位，移位寄存器可容纳来自通讯寄存器、 时钟寄存器或数据寄存器的信息 14 DIN 串行数据输入端。向片内的输入移位寄存器写入的串行数据由此输入。根 据通讯寄存器中的寄存器选择位，输入移位寄存器中的数据被传送到设置 寄存器、时钟寄存器或通讯寄存器 15 VDD 电源电压，+2.7V～+5.25V 16 GND 内部电路的地电位基准点 1.51.51.51.5订购指南订购指南订购指南订购指南 Model 电压 温度范围 封装描述 封装选项 AD7705BN AD7705BR AD7705BRU EVAL-AD7705EB 2.7V～5.25V 2.7V～5.25V 2.7V～5.25V -40℃～+85℃ -40℃～+85℃ -40℃～+85℃ Evaluation Board PlasticDIP SOIC TSSOP N-16 R-16 RU-16 AD7706BN AD7706BR AD7706BRU EVAL-AD7706EB 2.7V～5.25V 2.7V～5.25V 2.7V～5.25V -40℃～+85℃ -40℃～+85℃ -40℃～+85℃ Evaluation Board PlasticDIP SOIC TSSOP N-16 R-16 RU-16 二、特性 2.12.12.12.1极限参数极限参数极限参数极限参数 （TA=+25℃，除非另有说明） VDD 对 GND -0.3V～+7V 模拟输入电压对 GND -0.3V～VDD+0.3V 基准输入电压对 GND -0.3V～VDD+0.3V 数字输入电压对 GND -0.3V～VDD+0.3V 数字输出电压对 GND -0.3V～VDD+0.3V 工作温度范围（商业级，B） -40℃～+85℃ 储存温度范围 -65℃～+150℃ 结温 +150℃ 功耗（塑料 DIP 封装） 450mW θJA 热阻 105℃/W 引脚温度（焊接，10 秒） +260℃ 功耗（塑料 SOIC 封装） 450mW θJA 热阻 75℃/W 引脚温度（焊接） 汽相（60 秒） +215℃ 红外线（15 秒） +220℃ 功耗（SSOP 封装） 450mW θJA 热阻 139℃/W 引脚温度（焊接） 汽相（60 秒） +215℃ 红外线（15 秒） +220℃ 抗 ESD >4000V 注：强度超出所列的极限参数可能导致器件的永久性损坏。这些仅仅是极限参数，并不意味 着在极限条件下或在任何其它超出推荐工作条件所示参数的情况下器件能有效地工作。延长在极 限参数条件下的工作时间会影响器件的可靠性。 2.22.22.22.2电特性电特性电特性电特性 （VDD=+3V 或+5V， REFIN(+)=+1.225V； REFIN(-)=GND， MCLKIN=2.4576MHz， TA=TMIN～ TMAX，除非另有说明）。 参数 B 级 1 单位 条件/注释 静态特性 无丢失代码 16 Bits min 通过 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 保证滤波器陷波<60Hz 输出噪声 见表 I和 III 取决于选定的增益和滤波截止 积分非线性 2 ±0.003 %of FSR max 滤波器陷波<60Hz.典型 0.0003% 单极性偏移误差 见注 3 单极性失调漂移 4 0.5 μV/℃typ 双极性零误差 见注 3 双极性零漂移 4 0.5 μV/℃typ 增益为 1,2 和 4 0.1 μV/℃typ 增益为 8,16,32,64 和 128 正满标度误差 5 见注 3 满标度漂移 4.6 0.5 μV/℃typ 增益误差 7 见注 3 增益漂移 4,8 0.5 ppm of FSR/℃ typ 双极性负满标度误差 2 ±0.003 %of FSR/℃ typ 典型±0.001% 双极负满标度漂移 4 1 μV/℃typ 增益为 1到 4 0.6 μV/℃typ 增益为 8到 128 模拟输入/基准输入 输入共模抑制(CMR)2 除特别说明外，仅用于 AIN 和 REFIN VDD=5V 增益 1 96 dB typ 增益=21 105 dB typ 增益=41 110 dB typ 增益=8→128 130 dB typ VDD=3V 增益=11 105 dB typ 增益=21 110 dB typ 增益=41 120 dB typ 增益=8→128 130 dB typ Normal-Mode50Hz 抑制 2 98 dB typ 滤波陷波 25Hz,50Hz,±0.02×fNOTCH Normal-Mode60Hz 抑制 2 98 dB typ 滤波陷波 20Hz,60Hz,±0.02×fNOTCH 共模 50Hz 抑制 2 150 dB typ 滤波陷波 25Hz,50Hz,±0.02×fNOTCH 共模 60Hz 抑制 2 150 dB typ 滤波陷波 20Hz,60Hz,±0.02×f NOTCH 绝对/共模 REFIN 电压 2 GND～VDD V min～V max 绝对/共模 AIN 电压 2,9 GND—30mV V min 设置寄存器的 BUF 位=0 VDD+30mV V max 绝对/共模 AIN 电压 2,9 GND+50mV V min 设置寄存器的 BUF 位=1 VDD—1.5V V max AIN DC 输入电流 2 1 nA max AIN 采样电容 2 10 pF max AIN 差分电压范围 10 0～+VREF/GAIN nom 单极性输入范围(设置寄存器的 B/U 位=1) ±VREF/GAIN nom 双极性输入范围(设置寄存器的 B/U 位=0) AIN 输入采样率,fs GAIN×fCLKIN/64 增益为 1～4 fCLKIN/8 增益为 8～128 基准电压输入范围 REFIN(+)-REFIN(-)电压 1/1.75 Vmin/max VDD=2.7V～3.3V.VREF=1.225±1 %for Specified Performance REFIN(+)-REFIN(-)电压 1/3.5 Vmin/max VDD=4.75V～5.25V.VREF=2.5±1 %for Specified Performance REFIN 输入采样率,fs fCLKIN/64 逻辑输入 输入电流 除 MCLKIN 的所有输入 ±1 μAmax 典型±20nA MCLK ±10 μAmax 典型±20μA 除 SCLK 和 MCLKIN 外的所有 输入 VINL,输入低电平 0.8 Vmax VDD=5V 0.4 Vmax VDD=3V VINL,输入高电平 2.0 Vmin VDD=3V 和 5V 仅 SCLK(施密特触发输入) VDD=5V NOMINAL VT+ 1.4/3 V min/V max VT- 0.8/1.4 V min/V max VT+-VT- 0.4/0.8 Vmin/Vmax 仅 SCLK(施密特触发输入) VDD = 3V NOMINAL VT+ 1/2.5 Vmin/Vmax VT- 0.4/1.1 Vmin/Vmax VT+-VT- 0.375/0.8 Vmin/Vmax 仅 MCLK IN VDD=5V NOMINAL VINL,输入低电平 0.8 Vmax VINL,输入高电平 3.5 Vmin 仅 MCLK IN VDD=3V NOMINAL VINL,输入低电平 0.4 Vmax VINL,输入高电平 2.5 Vmin 逻辑输出(包括 MCLK OUT) VOL,输出低电平 0.4 V max ISINK=800 μ AExceptforMCLKOUT.12VDD=5V VOL,输出低电平 0.4 V max ISINK=100 μ AExceptforMCLKOUT.12VDD=3V VOH,输出高电平 4 V min ISOURCE=200 μ AExceptforMCLKOUT.12VDD=5V VOH,输出高电平 VDD—0.6 V min ISOURCE=100 μ AExceptforMCLKOUT.12VDD=3V 浮空态漏电流 ±10 μA max 浮空态输出电容 13 9 pF typ 数据输出编码 二进制 单极性模式 偏移二进制码 双极性模式 系统校准 正满标度校准 Limit14 (1.05×VREF)/GAIN Vmax 增益为所选 PGA 增益(1～128) 负满标度校准 Limit14 -(1.05×VREF)/GAIN Vmax 增益为所选 PGA 增益(1～128) 偏移校准 Limit14 -(1.05×VREF)/GAIN Vmax 增益为所选 PGA 增益(1～128) 输入范围 15 (0.8×VREF)/GAIN Vmin 增益为所选 PGA 增益(1～128) (2.1×VREF)/GAIN Vmax 增益为所选 PGA 增益(1～128) 功耗 VDD电压 +2.7～+3.3 Vmin～Vmax For Specified Performance 电源电流 16 Digital I/Ps=0V 或 VDD.ExternalMCLKINandCLKDIS=1 0.32 mA max BUFBit=O.fCLKIN=1MHz.增益为 1～128 0.6 mA max BUFBit=1.fCLKIN=1MHz.增益为 1～128 0.4 mA max BUFBit=O.fCLKIN=2.4576MHz.增益为 1～4 0.6 mA max BUFBit=O.fCLKIN=2.4576MHz.增益为 8～128 0.7 mA max BUFBit=O.fCLKIN=2.4576MHz.增益为 1～4 1.1 mA max BUFBit=1.fCLKIN=2.4576MHz.增益为 8～128 VDD 电压 +4.75～+5.25 Vmin～Vmax ForSpecifiedPerformance 电源电流 16 Digital I/Ps=0V 或 VDD.External MCLK IN 和 CLKDIS=1. 0.45 mA max BUF 位=0.fCLKIN=1MHz.增益为 1～128 0.7 mA max BUF 位=1.fCLKIN=1MHz.增益为 1～128 0.6 mA max BUF 位=0.fCLKIN=2.4576MHz.增益为 1～4 0.85 mA max BUF 位=0.fCLKIN=2.4576MHz.增益为 8～128 0.9 mA max BUF 位=1.fCLKIN=2.4576MHz.增益为 1～4 1.3 mA max BUF 位=1.fCLKIN=2.4576MHz.增益为 8～l128 待机（掉电）电流 17 16 μA max External MCLKIN=0V 或 VDD.VDD=5V.见图 9 8 μA max External MCLKIN=0V 或 VDD.VDD=3V Power Supply Rejection 18见注 19 dB typ 注释： 1.B 级温度范围为-40℃～+85℃。 2.这些数据是按最初设计的产品发布的。 3.一次校准实际上是一次转换，因此这些误差就是表 1 和表 3 所示转换噪声的阶数。这适用 于在期望的温度下校准后。 4.任何温度条件下的重新校准将会除去这些漂移误差。 5.正满标度误差包括零标度误差（Zero-Scale Error）（单极性偏移误差或双极性零误差）， 且既适用于单极性输入范围又适用于双极性输入范围。 6.满标度漂移包括零标度漂移（单极性偏移漂移或双极性零漂移）且适用于单极性及双极性 输入范围。 7.增益误差不包括零标度误差，它被计算为满标度误差——对单极性范围为单极性偏移误 差，而对双极性范围为满标度误差——双极性零误差。 8.增益误差漂移不包括单极性偏移漂移和单极性零漂移。当只完成了零标度校准时，增益误 差实际上是器件的漂移量。 9.共模电压范围：模拟输入电压不超过 VDD+30mV，不低于 GND-30mV。电压低于 GND-200mV 时，器件功能有效，但在高温时漏电流将增加。 10.这里给出的 AIN(+)端的模拟输入电压范围，对 AD7705 来说，是指相对于 AIN(-)端的电 压；对 AD7706 而言是指 COMMON 输入端。输入模拟电压不应超过 VDD+30mV,不应低于 GND-30mV。 GND-200mV 的输入电压也可采用，但高温时漏电流将增加。 11.VREF=REFIN(+)－REFIN(-)。 12.只有当加载一个 CMOS 负载时，这些逻辑输出电平才适用于 MCLKOUT。 13.+25℃时测试样品，以保证一致性。 14.校准后，如果模拟输入超过正满标度,转换器将输出全 1,如果模拟输入低于负满标度， 将输出全 0。 15.在模拟输入端所加校准电压的极限不应超过 VDD+30mV 或负于 GND-30mV。 16.当用晶体或陶瓷谐振器作为器件的时钟源时（通过 MCLK 引脚），VDD 电流和功耗随晶体 和谐振器的类型而变化（见“时钟和振荡器电路”部分）。 17.在等待模式下，外部的主时钟继续运行，5V 电压时等待电流增加到 150μA，3V 电压时 增加到 75μA。当用晶体或陶瓷谐振器作为器件的时钟源时，内部振荡器在等待模式下继续运 行，电源电流功耗随晶体和谐振器的类型而变化（参看“等待模式”一节）。 18.在直流状态测量，适用于选定的通频带。50Hz 时，PSRR 超过 120dB（滤波器陷波为 25Hz 或 50Hz）。60Hz 时，PSRR 超过 120dB（滤波器陷波为 20Hz 或 60Hz）。 19.PSRR 由增益和 VDD 决定，如下： 增益 1 2 4 8～128 VDD=3V 86 78 85 93 VDD=5V 90 78 84 91 2.32.32.32.3定时参数定时参数定时参数定时参数 （VDD=+2.7V～+5.2V；GND=0V；fCLKIN=2.4567MHz；输入逻辑 0=0V，逻辑 1=VDD除非另有说明） 参数 限制 TMIN，TMAX(B 版) 单位 条件/注释 fCLKI3,4N 400 kHz min Master Clock Frequency:Crysta IO scillator or Externally Supplied 2.5 MHz max For Specified Performance tCLKINLO 0.4×tCLKIN ns min 主时钟输入低时间.tCLKIN=1/fCLKIN tCLKINHI 0.4×tCLKIN ns min 主时钟输入高时间 t1 500×tCLKIN ns mon ————DRDYHigh Time t2 100 ns min RESET 脉冲宽度 读操作 t3 0 ns min ————DRDY到 —— CS建立时间 t4 120 ns min ——CS的下降沿到 SCLK 上升沿建立时间 t55 0 ns min SCLK 下降沿到数据有效 Delay 80 ns max VDD=+5V 100 ns max VDD=+3.0V t6 100 ns min SCLK 高电平宽度 t7 100 ns min SCLK 低电平宽度 t8 0 ns min ——CS的上升沿 SCLK 上升沿保持时间 t96 10 ns min SCLK 上升沿后总线撤回时间 60 ns max VDD=+5V 1 100 ns max VDD=+3.0V t101 100 ns max SCLK 下降沿到 ———— DRDY High 7 写操作 t11 120 ns min ——CS下降沿到 SCLK 上升沿建立时间 t12 30 ns min 数据有效到 SCLK 上升沿建立时间 t13 20 ns min 数据有效到 SCLK 上升沿保持时间 t14 100 ns min SCLK 高电平宽度 t15 100 ns min SCLK 低电平宽度 t16 0 ns min ——CS下降沿到 SCLK 上升沿保持时间 注释： 1.样品测试温度为+25℃以保证一致性。所有的输入信号满足：tr=tf=5ns（VDD 的 10%～ 90%），且从 1.6V 电平计时。 2.见图 16 和图 17。 3.fCLKIN占空比为 45%～55%。只要 AD7705/7706 不在等待模式下，必须提供 fCLKIN。在这种情 况下如果没有时钟，器件就会吸取较规定更大的电流并可能变成未校准的。 4.fCLKIN=2.4567MHz 时进行生产测试，以保证器件工作于 400kHz。 5.这些数字是在图 1 的负载电路下测定的。它们被定义为输出通过 VOL或 VOH 6.该数值是在数据输出为 0.5V 时测量的（负载情况如图 1 所示）。然后被测的数值又推演回 来，以消除对 50pF 电容器充电或放电的影响。这就是说定时参数表中提到的所有时间值都是真 正的总线撤回时间（relinquish time），而因此与外部的总线负载电容无关。 7.输出更新后， ———— DRDY在第一次从器件读出后返回高电平。当 ———— DRDY为高电平时，如果需要，同 一数据可以再次读出。但是必须注意在下一次输出更新后，不会很快发生随后的读出。 2.42.42.42.4典型特性曲线典型特性曲线典型特性曲线典型特性曲线 三、详细说明 3.13.13.13.1输出噪声输出噪声输出噪声输出噪声 表 1、3 显示了 AD7705/7706 在可选陷波为器件的-3dB 频率时的输出噪声（有效值），由时 钟寄存器的 FS0 和 FS1 选择。这些给出的数字是在双极性输入，VREF=+2.5V，VDD=5V 时的数 值。这些数值是器件工作在缓冲模式或非缓冲模式，模拟输入电压为 0V 时产生的典型值。表 2、4 显示了输出噪声峰-峰值。特别要注意的是这些数字所表示的分辨率将是没有代码闪烁的。 这些数值不是基于有效值（RSM）而是基于峰-峰值计量的噪声。这些给出的数值适用于缓冲模式 和非缓冲模式下双极性输入范围（VREF=+1.225V）。这些数值是典型值，并靠近最近的 LSB。要 求时钟寄存器的 CLKDIV位置为 0。 表 1 输出噪声（RMS）与增益和输出更新速率的关系（5V 电压） Filter First Typical Output RMS Noise in μV Notch and O/P -3dB 增益值 增益值 增益值 增益值 增益值 增益值 增益值 增益值 DataRate Frequency 1 2 4 8 16 32 64 128 MCLKIN=2.4576MHz 50Hz 13.1Hz 4.1 2.1 1.2 0.75 0.7 0.66 0.63 0.6 60Hz 15.72Hz 5.1 25 1.4 0.8 0.75 0.7 0.67 0.62 250Hz 65.5Hz 110 49 31 17 8 3.6 2.3 1.7 500Hz 131Hz 550 285 145 70 41 22 9.1 4.7 MCLKIN=1MHz 20Hz 5.24Hz 4.1 2.1 1.2 0.75 0.7 0.66 0.63 0.6 25Hz 6.55Hz 5.1 2.5 1.4 0.8 0.75 0.7 0.67 0.62 100Hz 26.2Hz 110 49 31 17 8 3.6 2.3 1.7 200Hz 52.4Hz 550 285 145 70 41 22 9.1 4.7 表 2 峰-峰值（Peak-Peak）分辨率与增益和输出更新速率的关系（5V 电压） Filter First Typical Peak-to-Peak Resolution Bits Notch and O/P -3dB 增益值 增益值 增益值 增益值 增益值 增益值 增益值 增益值 Data Rate Frequency 1 2 4 8 16 32 64 128 MCLKIN=2.4576MHz 50Hz 13.1Hz 16 16 16 16 16 16 15 14 60Hz 15.72Hz 16 16 16 16 15 14 14 13 250Hz 65.5Hz 13 13 13 13 13 13 12 12 500Hz 131Hz 10 10 10 10 10 10 10 10 MCLKIN=1MHz 20Hz 5.24Hz 16 16 16 16 16 16 15 14 25Hz 6.55Hz 16 16 16 16 15 14 14 13 100Hz 26.2Hz 13 13 13 13 13 13 12 12 200Hz 52.4Hz 10 10 10 10 10 10 10 10 表 3 输出噪声（RMS）与增益和输出更新速率的关系（3V 电压） FilterFirst Typical Output RMSNoiseinμV Notch and O/P -3dB 增益值 增益值 增益值 增益值 增益值 增益值 增益值 增益值 Data Rate Frequency 1 2 4 8 16 32 64 128 MCLKIN=2.4576MHz 50Hz 13.1Hz 3.8 2.4 1.5 1.3 1.1 1.0 0.9 0.9 60Hz 15.72Hz 5.1 2.9 1.7 1.5 1.2 1.0 0.9 0.9 250Hz 65.5Hz 50 25 14 9.9 5.1 2.6 2.3 2.0 500Hz 131Hz 270 135 65 41 22 9.7 5.1 3.3 MCLKIN=1MHz 20Hz 5.24Hz 3.8 2.4 1.5 1.3 1.1 1.0 0.9 0.9 25Hz 6.55Hz 5.1 2.9 1.7 1.5 1.2 1.0 0.9 0.9 100Hz 26.2Hz 50 25 14 9.9 5.1 2.6 23 2.0 200Hz 52.4Hz 270 135 65 41 22 9.7 5.1 3.3 表 4 峰-峰值（Peak-Peak）分辨率与增益和输出更新速率的关系（3V 电压） Filter First Typical Peak-to-Peak Resolution Bits Notch and O/P -3dB 增益值 增益值 增益值 增益值 增益值 增益值 增益值 增益值 Data Rate Frequency 1 2 4 8 16 32 64 128 MCLKIN=2.4576MHz 50Hz 13.1Hz 16 16 15 15 14 13 13 12 60Hz 15.72Hz 16 16 15 14 14 13 13 12 250Hz 65.5Hz 13 13 13 13 12 12 11 11 500Hz 131Hz 10 10 10 10 10 10 10 10 MCLKIN=1MHz 20Hz 5.24Hz 16 16 15 15 14 13 13 12 25Hz 6.55Hz 16 16 15 14 14 13 13 12 1100Hz 26.2Hz 13 13 13 13 12 12 11 11 200Hz 52.4Hz 10 10 10 10 10 10 10 10 3.23.23.23.2片内寄存器片内寄存器片内寄存器片内寄存器 AD7705/7706 片内包括 8 个寄存器，这些寄存器通过器件的串行口访问。第一个是通信寄存 器，它管理通道选择，决定下一个操作是读操作还是写操作，以及下一次读或写哪一个寄存器。 所有与器件的通信必须从写入通信寄存器开始。上电或复位后，器件等待在通信寄存器上进行一 次写操作。这一写到通信寄存器的数据决定下一次操作是读还是写，同时决定这次读操作或写操 作在哪个寄存器上发生。所以，写任何其它寄存器首先要写通信寄存器，然后才能写选定的寄存 器。所有的寄存器（包括通信寄存器本身和输出数据寄存器）进行读操作之前，必须先写通信寄 存器，然后才能读选定的寄存器。此外，通信寄存器还控制等待模式和通道选择，此外 ———— DRDY状态 也可以从通信寄存器上读出。 第 2 个寄存器是设置寄存器，决定校准模式、增益设置、单/双极性输入以及缓冲模式。第 3 个寄存器是时钟寄存器，包括滤波器选择位和时钟控制位。 第 4 个寄存器是数据寄存器，器件输出的数据从这个寄存器读出。最后一个寄存器是校准寄 存器，它存储通道校准数据。下面分别作详细说明。 3.2.1.3.2.1.3.2.1.3.2.1.通信寄存器（RS2RS2RS2RS2、RS1RS1RS1RS1、RS0=0RS0=0RS0=0RS0=0、0000、0000） 通信寄存器是一个 8 位寄存器，既可以读出数据也可以把数据写进去。所有与器件的通信必 须从写该寄存器开始。写上去的数据决定下一次读操作或写操作在哪个寄存器上发生。一旦在选 定的寄存器上完成了下一次读操作或写操作，接口返回到通信寄存器接收一次写操作的状态。这 是接口的默认状态，在上电或复位后，AD7705/7706 就处于这种默认状态等待对通信寄存器一次 写操作。在接口序列丢失的情况下，如果在 DIN 高电平的写操作持续了足够长的时间（至少 32 个串行时钟周期），AD7705/7706 将会回到默认状态。 下表 5 是通信寄存器各位的说明。表 5 通信寄存器 0/ ———— DRDY(0) RS2(0) RS1(0) RSO(0) R/W(0) STBY(0) CHI(0) CH0(0) *括号内为上电复位的缺省值 0/ ———— DRDY 对于写操作，必须有一个“0”被写到这位，以便通信寄存器上的写操作能够准确完 成。如果“1”被写到这位，后续各位将不能写入该寄存器。它会停留在该位直到有一 个“0”被写入该位。一旦有“0”写到 0/ ———— DRDY位，以下的 7 位将被装载到通信寄存 器。对于读操作，该位提供器件的 ———— DRDY标志。该位的状态与 ———— DRDY输出引脚的状态相同。 RS2-RS0 寄存器选择位。这 3 个位选择下次读/写操作在 8 个片内寄存器中的哪一个上发生，见 表 6（附寄存器大小）。当选定的寄存器完成了读/写操作后，器件返回到等待通信寄存 器下一次写操作的状态。它不会保持在继续访问原寄存器的状态。 表 6寄存器选择 RS2 RS1 RS0 寄存器 寄存器位数 0 0 0 通信寄存器 8 位 0 0 1 设置寄存器 8 位 0 1 0 时钟寄存器 8 位 0 1 1 数据寄存器 16 位 1 0 0 测试寄存器 8 位 1 0 1 无操作 1 1 0 偏移寄存器 24 位 1 1 1 增益寄存器 24 位 R/W 读/写选择。这个位选择下次操作是对选定的寄存器读还是写。“0”表示下次操作是写， “1“表示下次操作是读。 STBY 等待模式。此位上写“1”，则处于等待或掉电模式。在这种模式下，器件消耗的电源电 流仅为 10μA。在等待模式时，器件将保持它的校准系数和控制字信息。写“0”，器件 处于正常工作模式。 CHI-CH0 通道选择。这 2 个位选择一个通道以供数据转换或访问校准系数，如表 7 所示。器件内 的 3对校准寄存器用来存储校准系数。如表 7 和 8 所示指出了哪些通道组合是具有独立 的校准系数的。当 CH1 为逻辑 1 而 CH0 为逻辑 0 时，由表可见对 AD7705/7706 是 AIN1(-)输入脚在内部自己短路。这可以作为评估噪声性能的一种测试方法（无外部噪 声源）。在这种模式下，AIN1(-)/COMMON 输入端必须与一个器件允许的共模电压范围内 的外部电压相连接。 表 7AD7705/7706 的通道选择 CH1 CH0 AIN(+) AIN(-) 校准寄存器对 0 0 AIN1(+) AIN1(-) 寄存器对 0 0 1 AIN2(+) AIN2(-) 寄存器对 1 1 0 AIN1(-) AIN1(-) 寄存器对 0 1 1 AIN1(-) AIN2(-) 寄存器对 2 3.2.23.2.23.2.23.2.2设置寄存器 （RS2、RS1、RS0=0、0、1）；上电/复位状态：01Hex 设置寄存器是一个 8 位寄存器，它既可以读数据又可将数据写入。表 9为设置寄存器各位的 说明。 表 9 设置寄存器的位 MD1（0） MD0（0） G2（0） G1（0） G0（0） B/U（0） BUF（0） FSYNC （1） MD1 MD0 工作模式 0 0 正常模式，在这种模式下，转换器进行正常的模数转换 0 1 自校准。在通信寄存器的 CH1 和 CH2 选中的通道上激活自校准。这是一步校准， 完成此任务后，返回正常模式，即 MD1 和 MD0 皆为 0。开始校准时 ———— DRDY输出脚或 ———— DRDY位为高电平，自校准后又回到低电平，这时，在数据寄存器产生一个新的有 效字。零标度校准是在输入端内部短路（零输入）和选定的增益下完成的；满标 度校准是在选定的增益下及内部产生的 VREF/选定增益条件下完成的 1 0 零标度系统校准。在通信寄存器的 CH1 和 CH2 选中的通道上激活零标度系统校 准。当这个校准序列时，模拟输入端上的输入电压在选定的增益下完成校准。在 校准期间，输入电压应保持稳定。开始校准时 ———— DRDY输出或 ———— DRDY位为高电平，零标 度系统校准完成后又回到低电平，这时，在数据寄存器上产生一个新的有效字。 校准结束时，器件回到正常模式，即 MD1 和 MD0 皆为 0 1 1 满标度系统校准：在选定的输入通道上激活满标度系统校准。当这个校准序列 时，模拟输入端上的输入电压在选定的增益下完成校准。在校准期间，输入电压 应保持稳定。开始校准时 ———— DRDY输出或 ———— DRDY位为高电平，满标度系统校准完成后又 回到低电平，这时，在数据寄存器上产生一个新的有效字。校准结束时，器件回 到正常模式，即 MD1 和 MD0 皆为 0 G2-G0 增益选择位。这些位负责片上的 PGA 的增益设置，如表 10。 表 10 增益选择 G2 G1 G0 增益设置 0 0 0 1 0 0 1 2 0 1 0 4 0 1 1 8 1 0 0 16 1 0 1 32 1 1 0 64 1 1 1 128 B/U 单极性/双极性工作。“0”表示选择双极性操作，“1”表示选择单极性工作。 BUF 缓冲器控制。“0”表示片内缓冲器短路，缓冲器短路后，电源电流降低。此位处于高电 平时，缓冲器与模拟输入串联，输入端允许处理高阻抗源。 FSYNC 滤波器同步。该位处于高电平时，数字滤波器的节点、滤波器控制逻辑和校准控制逻辑 处于复位状态下，同时，模拟调制器也被控制在复位状态下。当处于低电平时，调制器 和滤波器开始处理数据，并在 3×（1/输出更新速率）时间内（也就是滤器的稳定时 间）产生一个有效字。FSYNC 不影响数字接口，也不使 ———— DRDY输出复位（如果它是低电 平）。 3.2.33.2.33.2.33.2.3时钟寄存器（RS2RS2RS2RS2、RS1RS1RS1RS1、RS0=0RS0=0RS0=0RS0=0、1111、0000）；上电////复位状态：05Hex05Hex05Hex05Hex 时钟寄存器是一个可以读/写数据的 8 位寄存器。表 11 为时钟寄存器各位的说明。 表 11 时钟寄存器 ZERO(0) ZERO(0) ZERO(0) CLKDIS(0) CLKDIV(0) CLK(1) FSI(0) FS0(1) ZERO 必须在这些位上写零，以确保 AD7705/7706 正确操作。否则，会导致器件的非指定 操作。 CLKDIS 主时钟禁止位。逻辑“1”表示阻止主时钟在 MCLKOUT 引脚上输出。禁止时， MCLKOUT 输出引脚处于低电平。这种特性使用户可以灵活地使用 MCLKOUT 引脚，例如 可将 MCLKOUT 做为系统内其它器件的时钟源，也可关掉 MCLKOUT，使器件具有省电性 能。当在 MCLKIN 上连一个外部主时钟，AD7705/7706 继续保持内部时钟，并在 CLKDIS 位有效时仍能进行正常转换。当在 MCLKIN 和 MCLKOUT 之间接一个晶体振荡器 或一个陶瓷谐振器，则当 CLKDIS 位有效时，AD7705/7706 时钟将会停止，也不进行 模数转换。 CLKDIV 时钟分频器位。CLKDIV 置为逻辑 1 时，MCLKIN 引脚处的时钟频率在被 AD7705/7706 使用前进行 2 分频。例如，将 CLKDIV 置为逻辑 1，用户可以在 MCLKIN 和 MCLKOUT 之 间用一个 4.9152MHz 的晶体，而在器件内部用规定的 2.4576MHz 进行操作。CLKDIV 置为逻辑 0，则 MCLKIN 引脚处的频率实际上就是器件内部的频率。 CLK 时钟位。CLK 位应根据 AD7705/7706 的工作频率而设置。如果转换器的主时钟频率为 2.4576MHz（CLKDIV=0）或为 4.9152MHz（CLKDIV=1），CLK 应置“0”。如果器件的主 时钟频率为 1MHz（CLKDIV=0）或 2MHz （CLKDIV=1），则该位应置“1”。该位为 给定的工作频率设置适当的标度电流，并且也（与 FS1 和 FS0 一起）选择器件的输 出更新率。如果 CLK 没有按照主时钟频率进行正确的设置，则 AD7705/7706 的工作 将不能达到指标。 FS1，FS2 滤波器选择位，它与 CLK 一起决定器件的输出更新率。表 12 显示了滤波器的第一陷 波和-3dB 频率。片内数字滤波器产生 sinc3（或 sinx/x3）滤波器响应。与增益选择 一起，它也决定了器件的输出噪声。改变了滤波器的陷波以及选定的增益将影响分 辨率。表 1 至表 4 示出了滤波器的陷波频率和增益对输出噪声和器件分辨率的影 响。器件的输出数据率（或有效转换时间）等于由滤波器的第一个陷波选定的频 率。例如，如果滤波器的第一个陷波选在 50Hz，则每个字的输出率为 50Hz，即每 2ms 输出一个新字。当这些位改变后，必须进行一次校准。 达到满标度步进输入的滤波器的稳定时间，在最坏的情况下是 4×（1/输出数据率）。例 如，滤波器的第一个陷波在 50Hz，则达到满标度步进输入的滤波器的稳定时间是 80ms（最大）。 如果第一个陷波在 500Hz，则稳定时间为 8ms（最大）。通过对步进输入的同步，这个稳定时间可 以减少到 3×（1/输出数据率）。换句话说，如果在 FSYNC 位为高时发生步进输入，则在 FSYNC 位返回低后 3×（1/输出数据率）时间内达到稳定。 -3dB 频率取决于可编程的第一个陷波频率，按照以下关系式： 滤波器－3dB 频率=0.262×滤波器第一个陷波频率 表 12 输出更新速率 CLK* FS1 FS0 输出更新率 滤波器-3dB 截止频率 0 0 0 20Hz 5.24Hz 0 0 1 25Hz 6.55Hz 0 1 0 100Hz 26.2Hz 0 1 1 200Hz 52.4Hz 1 0 0 50Hz 13.1Hz 1 0 1 60Hz 15.7Hz 1 1 0 250Hz 65.5Hz 1 1 1 500Hz 131Hz *假定 MCLKIN 脚的时钟频率正确，CLKDIV 位的设置也是适当的。 3.2.43.2.43.2.43.2.4数据寄存器（RS2RS2RS2RS2、RS1RS1RS1RS1、RS0=0RS0=0RS0=0RS0=0、1111、1111） 数据寄存器是一个 16 位只读寄存器，它包含了来自 AD7705/7706 最新的转换结果。如果通 信寄存器将器件设置成对该寄存器写操作，则必定会实际上发生一次写操作以使器件返回到准备 对通信寄存器的写操作，但是向器件写入的 16 位数字将被 AD7705/7706 忽略。 3.2.53.2.53.2.53.2.5测试寄存器（RS2RS2RS2RS2、RS1RS1RS1RS1、RS0=1RS0=1RS0=1RS0=1、0000、0000）；上电////复位状态：00Hex00Hex00Hex00Hex 测试寄存器用于测试器件时。建议用户不要改变测试寄存器的任何位的默认值（上电或复位 时自动置入全 0），否则当器件处于测试模式时，不能正确运行。 3.2.63.2.63.2.63.2.6零标度校准寄存器（RS2RS2RS2RS2、RS1RS1RS1RS1、RS0=1RS0=1RS0=1RS0=1、1111、0000）；上电////复位状态：1F4000Hex1F4000Hex1F4000Hex1F4000Hex AD7705/7706 包含几组独立的零标度寄存器，每个零标度寄存器负责一个输入通道。它们皆 为 24 位读/写寄存器，24 位数据必须被写之后才能传送到零标度校准寄存器。零标度寄存器和 满标度寄存器连在一起使用，组成一个寄存器对。每个寄存器对对应一对通道，见表 7。当器件 被设置成允许通过数字接口访问这些寄存器时，器件本身不再访问寄存器系数以使输出数据具有 正确的尺度。结果，在访问校准寄存器（无论是读/写操作）后，从器件读得的第一个输出数据 可能包含不正确的数据。此外，数据校准期间，校准寄存器不能进行写操作。这类事件可以通过 以下方法避免：在校准寄存器开始工作前，将模式寄存器的 FSYNC 位置为高电平，任务结束后， 又将其置为低电平。 3.2.73.2.73.2.73.2.7满标度校准寄存器（RS2RS2RS2RS2、RS1RS1RS1RS1、RS0=1RS0=1RS0=1RS0=1、1111、1111）；上电////复位状态：5761ABHex5761ABHex5761ABHex5761ABHex AD7705/7706 包含几个独立的满标度寄存器，每个满标度寄存器负责一个输入通道。它们皆 为 24 位读/写寄存器，24 位数据必须被写之后才能传送到满标度校准寄存器。满标度寄存器和 零标度寄存器连在一起使用，组成一个寄存器对。每个寄存器对对应一对通道，见表 7。当器件 被设置成允许通过数字接口访问这些寄存器时，器件本身不再访问寄存器系数以使输出数据具有 正确的尺度。结果，在访问校准寄存器（无论是读/写操作）后，从器件读得的第一个输出数据 可能包含不正确的数据。此外，数据校准期间，校准寄存器不能进行写操作。这类事件可以通过 以下方法避免：在校准寄存器开始工作前，将模式寄存器的 FSYNC 位置为高电平，任务结束后， 又将其置为低电平。 3.33.33.33.3校准过程校准过程校准过程校准过程 前面已提到，AD7705/7706 包括很多种校准类型，表 13 总结了这些校准类型、操作内容及 操作时间。有两种方法判断校准是否结束。第一种方法是：监视 ———— DRDY，若 ———— DRDY返回低电平，则说 明校准过程已经结束，同时也表明数据寄存器中有一个新的有效数据，这一新的数据就是校准结 束后的一次正常的转换结果。第二种方法就是：监视设置寄存器的 MD1、MD0 位，若 MD1、MD0 回 到“0”（校准后，MD1、MD0 返“0”），则表明校准过程已经结束，这种方法不能提示数据寄存器 中有无新的转换结果，但它比第一种判断方法在时间上要早，也就是能更快地知道校准是否结 束。Mode 位（即 MD1、MD0）返“0”前的持续时间如表 13 所示， ———— DRDY回到低电平的过程则包括 一次正常的转换时间和使第一次转换结果具有正确刻度的延迟时间 tp,tp 不超过 2000× tCLKIN。这两种判断方法所需时间如下表。 表 13 校准过程 校准类型 MD1,MD0 校准序列 置方式位的时间 置 ———— DRDY的时间 自校准 0，1 内部零标度校准@选定增益+ 内部满标度校准@选定增益 6×1/输出频率 9×1/输出频率+tP 零标度系统校准 1 1，0 使用 AIN 进行零标度校准@ 选定增益 3×1/输出频率 4×1/输出频率+tP 满标度系统校准 1 1，1 使用 AIN 进行满标度校准@ 选定增益 3×1/输出频率 4×1/输出频率+tP 3.43.43.43.4电路说明电路说明电路说明电路说明 AD7705/7706 是一种片内带数字滤波的Σ-∆A/D 转换器，旨在为宽动态范围测量、工业控制 或工艺控制中的低频信号的转换而设计的。它包括一个Σ-∆（或电荷平衡）ADC、片内带静态 RAM 的校准微控制器、时钟振荡器、数字滤波器和一个双向串行通信端口。该器件的电源电流仅 为 32