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基于CPLD的高速采集系统设计

基于CPLD的高速采集系统设计文章编号：!""#$%&!’（(""%）")$""!*$"* 基于+,-.的高速采集系统设计于长胜，周永勤（哈尔滨理工大学电气与电子工程学院，黑龙江哈尔滨!/"")"）摘要：采用高速0!.转换器和+,-.设计出了高速数据采集系统，利用多字节写入、单字节读出的方法降低数据写入的相对速度，实现了高速、大容量连续采样数据的存储1该系统既降低了生产成本及设计的复杂程度，又不失灵活性和实时性，是一种比较合理的高速数据采集方案1 关键词：高速数据采样；可编程逻辑器件；快速存储中图分类号：2,(&! ...

文章编号：!""#$%&!’（(""%）")$""!*$"* 基于+,-.的高速采集系统设计于长胜，周永勤（哈尔滨理工大学电气与电子工程学院，黑龙江哈尔滨!/"")"）摘要：采用高速0!.转换器和+,-.设计出了高速数据采集系统，利用多字节写入、单字节读出的方法降低数据写入的相对速度，实现了高速、大容量连续采样数据的存储1该系统既降低了生产成本及设计的复杂程度，又不失灵活性和实时性，是一种比较合理的高速数据采集方案 1 关键词：高速数据采样；可编程逻辑器件；快速存储中图分类号：2,(&! 文献标识码：0 收稿日期：(""/$!!$(!1 作者简介：于长胜（!#&($），男，工程师，主要研究方向：电力电子与电力传动，345678：9:;*%""<=>?;@1AB?1:C1 !"#$%&’()$%)4#*""+#,-*.$&%#/#0"-1,#"+’&234! DE+<6CF4;7CEC7NA=;7@9JMO:7AC:A6CB2A:7C!/"")"，+<7C6） 51#06,70：.6@6:J88A:@7JC7;6C75LJ=@6C@L6=@JM6CA8A:@=JC7:5A6;?=A5AC@6CB:JC@=J8;9;@A5129@AP=7@7CF6CB;7CF8A4>9@A=A6B7CF5A@787@96CB=A684@75AL=JLA=@91 8"/9’6+#：<7F<4;LAABB6@6:J88A:@7JC；+,-.；.R0 随着现代电子科学技术的发展，对单次信号、高速低重复率信号、干扰信号等高速瞬态信号的测量就显得越来越重要，例如在图像处理、卫星遥感、遥测、高频干扰检测等方面，这些信号都属于高频信号1对于这些信号的测量，低速数据采集系统就显得无能为力，必须采用高速，甚至超高速数据采集，才能准确地再现原始信号，以便对其进行分析和处理1 高速数据采集技术是信息技术的基础和前沿，在电力电子领域应用也越来越广泛1高速数据采集技术对于信息技术及实时控制系统而言尤为重要，研究和发展该项技术对于我国的军用和民用领域都具有重要的价值和广阔的应用前景1 ! 系统的组成实现高速数据采集，找到合适的模数转换器（0.+）并不难，关键是如何实现高速数据存储1若将工作频率上百兆的高速0.+转换成数据，用一般的方法存储，显然是行不通的，因为没有那么快的 S0R，配套的高速逻辑器件也不好找1所以应该将数据的传送率降低，以适应存储要求 1 通常的想法是采用高速缓存的方案1一般有以下*种方式：TUTI（先进先出）方式；双口S0R方式；高速静态随机存储器（OS0R）切换方式1前(种方案要实现大容量存储的代价都太高，故选择了方案*1 然而，如果用一般的电路设计方法来实现，需要0!.转换电路、数据缓存电路、控制逻辑电路、地址发生、址译码电路等1而这些电路通常是由S0R 芯片、与非门、触发器、缓冲!驱动器等构成，导致数据采集电路复杂、芯片繁多，特别是硬件的固定使得采集系统在线升级几乎不可能1很多情况下只有重新设计电路和印刷板，重新焊接和调试，造成开发周期长、成本大大增高1复杂可编程逻辑器件（+,-.）的应用，为这些问题的解决提供了一种好的办法1利用+,-.芯片本身集成的上万个逻辑门和30V，把数据采集电路中的数据缓冲器、地址发第**卷第)期应用科技 WJ81**，X1) (""%年)月 0LL87AB O:7AC:A 6CB 2A:?9@AB，最小访问时间为*,78）中%读取数据时，由下位机 "&! （"&!*9C90-）向!"#$发“读”信号，并由!"#$控制将*D位数据从1)+中读出，分成高低9位并行数据，传给"&!，"&!再将数据转为串行数据通过1’,-,口传给"!机% , 系统的优化 ,%* 采样时钟优化 +).*/0系统要求的最高采样时钟为5//+34 （本设计也要求达到*//+34）的#E$’、(!#或 "(!#差分时钟，对于如此高速的时钟电路孔径晃动（FABBGH）是选择时钟源的一个非常重要指标%FABBGH 是指时钟沿本身不稳定，在一定范围内晃动%时钟沿的晃动会带来采样点的不确定性，被采样信号的频率越高，造成的误差就越大%可选用更高性能的时钟源%时钟芯片 +!*,5-< 可输出的频率是6/" 9//+34，输出电平为差分的"(!#，就是较好的选择% ,%, 存储通道优化 +).*/0的内部将数据分成,路输出，当 +).*/0工作在*//+34采样频率下时，其数据传送速率降低为6/+34（即,/78），因而可容易找到合适的1)+，将,路数据直接存储起来%但如果系统要求采样速率更高（比如,//+34）时，+).*/0 的数据传送速率将达*//+34（即*/78），此时便很难找到如此高速的1)+%或者采样频率要求不变，但希望用更低速的1)+以降低成本%因此还需要改进系统，将数据传送率降下来% 如图,所示，给出了一种采样频率为,//+34 时，可将数据传送率降低为6/+34后写入1)+的方法%+).*/0在内部将数据输出速率降为 *//+34由)和"端口同时输出%每路数据经由, 个9位的$触发器进行分频，将数据传送率降为 6/+34输出%在)、"两路中*//+34的$HGIJK时钟同步信号，经二分频取反后变为6/+34的!LMNO 时钟%!LMNO低电平使第*个$触发器分别将)和 "输出的第*个数据锁存；而!LMNO的后半个周期，经反相器取反后触发另一个$触发器将)和"送出的第,个数据锁存；在第,个数被锁的同时，被取反的!LMNO信号触发-,位的锁存器，将5路6/+34 的数据同时锁存起来，变成-,位的数据，随后存入存储器中% ,%- 通信通道优化在本系统的下位机与上位机通信时，只采用了简单、常用的1’,-,接口%这种通信方式比较慢，对于性能要求更高的系统，可以用P’=,%/接口或并行通信口等传输速率更高的通信方式，以增强数据处理的实时性% ·5*· 应用科技第--卷万方数据图! "#$%&’数据锁存 ( 结束语本设计的高速数据采集系统，提供了一种经济、可靠、灵活的高速数据采样方案)充分利用了*+,- 高速、灵活、可升级、高可靠性等特点，采用多字节同时写入，单字节读出的方法，有效地降低了数据的传送速度)在保证经济性的情况下，使高速大容量数据存储成为可能) 参考文献：［%］黄正谨)*+,-系统设计技术入门与应用［"］)北京：电子工业出版社，!&&!) ［!］李学华，李秀梅)换体-"#高速数据采集电路原理及其 *+,-实现［.］)电子技术应用，!&&!（/）：%&0%!) ［(］"1234*546178)95:;<=>5?1@;3A;1=B665?>=B<>?1CD1=>A1E >11FGB3=3>357［"］)"1234*546178，!&&%) ［H］#<>;?1*546178)"12’&&&6?5@?1441I<;<5@3FA;:3F; D143<8A1>1=J;;>［"］)#<>;?1*546178，!&&() ［责任编辑：李玲珠］ ·K%·第H期于长胜，等：基于*+,-的高速采集系统设计万方数据

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