华为逻辑电平设计规范教材

目 录 319、附录 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318.4：GTL信号的时序 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308.3：GTL信号的测试 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308.2：GTL信号的PCB设计 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298.1：GTL器件的特点和电平 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298、GTL器件的原理和特点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287.7：LVDS器件应用举例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277.6：LVDS信号的测试 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267.5：LVDS的设计 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257.4：LVDS的特点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247.3：LVDS器件的工作原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237.2：LVDS器件的 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227.1：LVDS器件简介 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227、LVDS器件的原理和特点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226.7：ECL器件的使用原则 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216.6：ECL器件的使用举例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196.5：ECL器件的匹配方式 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196.4：ECL器件的互连 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186.3：PECL/LVPECL器件的原理和特点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176.2：ECL电路的特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166.1：ECL器件的原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166、ECL器件的原理和特点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155.2：各类可编程器件接口电平 要求 对教师党员的评价套管和固井爆破片与爆破装置仓库管理基本要求三甲医院都需要复审吗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155.1：概述 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155、EPLD和FPGA器件的逻辑电平 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144.5：2.5V CMOS逻辑电平的互连 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144.4：5V CMOS门作驱动源 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144.3：3.3V TTL/CMOS门作驱动源 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144.2：5V TTL门作驱动源 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114.1：器件的互连总则 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114、TTL、CMOS器件的互连 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93.6：逻辑器件的使用指南 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93.5：TTL和CMOS逻辑器件的选择 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83.4：包含特殊功能的逻辑器件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73.3：TTL和CMOS逻辑器件的电平分类特点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73.2：TTL和MOS逻辑器件的工艺分类特点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63.1：TTL和CMOS器件的功能分类 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63、TTL和CMOS逻辑器件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42.3：TTL和CMOS的逻辑电平关系 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42.2：常用的逻辑电平 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32.1：逻辑电平的一些概念 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32、TTL器件和CMOS器件的逻辑电平 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11、逻辑电平简介 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 逻辑电平设计 规范 编程规范下载gsp规范下载钢格栅规范下载警徽规范下载建设厅规范下载 ww w. ed a3 65 .co m 1、逻辑电平简介 逻辑电平有：TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVDS、GTL、 BTL、ETL、GTLP；RS232、RS422、RS485等。 图1－1：常用逻辑系列器件 TTL：Transistor-Transistor Logic CMOS：Complementary Metal Oxide Semicondutor LVTTL：Low Voltage TTL LVCMOS：Low Voltage CMOS ECL：Emitter Coupled Logic， PECL：Pseudo/Positive Emitter Coupled Logic LVDS：Low Voltage Differential Signaling GTL：Gunning Transceiver Logic BTL： Backplane Transceiver Logic ETL： enhanced transceiver logic 逻辑电平设计规范 第1页 ww w. ed a3 65 .co m GTLP：Gunning Transceiver Logic Plus TI的逻辑器 件系列有： 74、74HC、 74AC、 74LVC、 74LVT等 S - Schottky Logic LS - Low-Power Schottky Logic CD4000 - CMOS Logic 4000 AS - Advanced Schottky Logic 74F - Fast Logic ALS - Advanced Low-Power Schottky Logic HC/HCT - High-Speed CMOS Logic BCT - BiCMOS Technology AC/ACT - Advanced CMOS Logic FCT - Fast CMOS Technology ABT - Advanced BiCMOS Technology LVT - Low-Voltage BiCMOS Technology LVC - Low Voltage CMOS Technology 逻辑电平设计规范 第2页 ww w. ed a3 65 .co m LV - Low-Voltage CBT - Crossbar Technology ALVC - Advanced Low-Voltage CMOS Technology AHC/AHCT - Advanced High-Speed CMOS CBTLV - Low-Voltage Crossbar Technology ALVT - Advanced Low-Voltage BiCMOS Technology AVC - Advanced Very-Low-Voltage CMOS Logic 2、TTL器件和CMOS器件的逻辑电平 2.1：逻辑电平的一些概念 要了解逻辑电平的内容，首先要知道以下几个概念的含义： 1：输入高电平（Vih）： 保证逻辑门的输入为高电平时所允许的最小输入高电平， 当输入电平高于Vih时，则认为输入电平为高电平。 2：输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当 输入电平低于Vil时，则认为输入电平为低电平。 3：输出高电平（Voh）：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑 门的输出为高电平时的电平值都必须大于此Voh。 4：输出低电平（Vol）：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门 的输出为低电平时的电平值都必须小于此Vol。 5：阀值电平(Vt)： 数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动 作时的电平。它是一个界于Vil、Vih之间的电压值，对于CMOS电路的阈值电平，基本上是 二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平> Vih，输入低电平 Vih > Vt > Vil > Vol。 6：Ioh：逻辑门输出为高电平时的负载电流（为拉电流）。 7：Iol：逻辑门输出为低电平时的负载电流（为灌电流）。 8：Iih：逻辑门输入为高电平时的电流（为灌电流）。 9：Iil：逻辑门输入为低电平时的电流（为拉电流）。 逻辑电平设计规范 第3页 ww w. ed a3 65 .co m 门电路输出极在集成单元内不接负载电阻而直接引出作为输出端，这种形式的门称 为开路门。开路的TTL、CMOS、ECL门分别称为集电极开路（OC）、漏极开路（OD）、 发射极开路（OE），使用时应审查是否接上拉电阻（OC、OD门）或下拉电阻（OE门）， 以及电阻阻值是否合适。对于集电极开路（OC）门，其上拉电阻阻值RL应满足下面条件： （1）： RL < （VCC－Voh）/（n*Ioh＋m*Iih） （2）：RL > （VCC－Vol）/（Iol＋m*Iil） 其中n：线与的开路门数；m：被驱动的输入端数。 2.2：常用的逻辑电平 ·逻辑电平：有TTL、CMOS、LVTTL、ECL、PECL、GTL；RS232、RS422、 LVDS等。 ·其中TTL和CMOS的逻辑电平按典型电压可分为四类：5V系列（5V TTL和5V CMOS）、3.3V系列，2.5V系列和1.8V系列。 ·5V TTL和5V CMOS逻辑电平是通用的逻辑电平。 ·3.3V及以下的逻辑电平被称为低电压逻辑电平，常用的为LVTTL电平。 ·低电压的逻辑电平还有2.5V和1.8V两种。 ·ECL/PECL和LVDS是差分输入输出。 ·RS-422/485和RS-232是串口的接口标准，RS-422/485是差分输入输出，RS-232是单 端输入输出。 2.3：TTL和CMOS的逻辑电平关系 逻辑电平设计规范 第4页 ww w. ed a3 65 .co m 图2－1：TTL和CMOS的逻辑电平图 上图为5V TTL逻辑电平、5V CMOS逻辑电平、LVTTL逻辑电平和LVCMOS逻辑电平 的示意图。 5V TTL逻辑电平和5V CMOS逻辑电平是很通用的逻辑电平，注意他们的输入输出电 平差别较大，在互连时要特别注意。 另外5V CMOS器件的逻辑电平参数与供电电压有一定关系，一般情况下，Voh≥ Vcc-0.2V，Vih≥0.7Vcc；Vol≤0.1V，Vil≤0.3Vcc；噪声容限较TTL电平高。 JEDEC组织在定义3.3V的逻辑电平标准时，定义了LVTTL和LVCMOS逻辑电平标准。 LVTTL逻辑电平标准的输入输出电平与5V TTL逻辑电平标准的输入输出电平很接 近，从而给它们之间的互连带来了方便。 LVTTL逻辑电平定义的工作电压范围是3.0－ 3.6V。 LVCMOS逻辑电平标准是从5V CMOS逻辑电平关注移植过来的，所以它的Vih、Vil和 Voh、Vol与工作电压有关，其值如上图所示。LVCMOS逻辑电平定义的工作电压范围是 2.7－3.6V。 5V的CMOS逻辑器件工作于3.3V时，其输入输出逻辑电平即为LVCMOS逻辑电平， 它的Vih大约为0.7×VCC＝2.31V左右，由于此电平与LVTTL的Voh（2.4V）之间的电压差太 小，使逻辑器件工作不稳定性增加，所以一般不推荐使用5V CMOS器件工作于3.3V电压的 工作方式。由于相同的原因，使用LVCMOS输入电平参数的3.3V逻辑器件也很少。 逻辑电平设计规范 第5页 ww w. ed a3 65 .co m JEDEC组织为了加强在3.3V上各种逻辑器件的互连和3.3V与5V逻辑器件的互连，在参 考LVCMOS和LVTTL逻辑电平标准的基础上，又定义了一种标准，其名称即为3.3V逻辑电 平标准，其参数如下： 图2－2：低电压逻辑电平标准 从上图可以看出，3.3V逻辑电平标准的参数其实和LVTTL逻辑电平标准的参数差别不 大，只是它定义的Vol可以很低（0.2V），另外，它还定义了其Voh最高可以到VCC-0.2V， 所以3.3V逻辑电平标准可以包容LVCMOS的输出电平。在实际使用当中，对LVTTL标准和 3.3V逻辑电平标准并不太区分，某些地方用LVTTL电平标准来替代3.3V逻辑电平标准，一般 是可以的。 JEDEC组织还定义了2.5V逻辑电平标准，如上图所示。另外，还有一种2.5V CMOS逻 辑电平标准，它与上图的2.5V逻辑电平标准差别不大，可兼容。 低电压的逻辑电平还有1.8V、1.5V、1.2V的逻辑电平。 3、TTL和CMOS逻辑器件 逻辑器件的分类方法有很多，下面以逻辑器件的功能、工艺特点和逻辑电平等方法 来进行简单描述。 3.1：TTL和CMOS器件的功能分类 逻辑电平设计规范 第6页 ww w. ed a3 65 .co m 按功能进行划分，逻辑器件可以大概分为以下几类： 门电路和反相器、选择器、译 码器、计数器、寄存器、触发器、锁存器、缓冲驱动器、收发器、总线开关、背板驱动器 等。 1：门电路和反相器 逻辑门主要有与门74X08、与非门74X00、或门74X32、或非门74X02、异或门 74X86、反相器74X04等。 2：选择器 选择器主要有2-1、4-1、8-1选择器74X157、74X153、74X151等。 3： 编/译码器 编/译码器主要有2/4、3/8和4/16译码器74X139、74X138、74X154等。 4：计数器 计数器主要有同步计数器74X161和异步计数器74X393等。 5：寄存器 寄存器主要有串-并移位寄存器74X164和并-串寄存器74X165等。 6：触发器 触发器主要有J-K触发器、带三态的D触发器74X374、不带三态的D触发器74X74、施 密特触发器等。 7：锁存器 锁存器主要有D型锁存器74X373、寻址锁存器74X259等。 8：缓冲驱动器 缓冲驱动器主要有带反向的缓冲驱动器74X240和不带反向的缓冲驱动器74X244等。 9：收发器 收发器主要有寄存器收发器74X543、通用收发器74X245、总线收发器等。 10：总线开关 总线开关主要包括总线交换和通用总线器件等。 11：背板驱动器 背板驱动器主要包括TTL或LVTTL电平与GTL/GTL+（GTLP）或BTL之间的电平转换 器件。 3.2：TTL和MOS逻辑器件的工艺分类特点 按工艺特点进行划分，逻辑器件可以分为Bipolar、CMOS、BiCMOS等工艺，其中包 括器件系列有： 逻辑电平设计规范 第7页 ww w. ed a3 65 .co m Bipolar（双极）工艺的器件有： TTL、S、LS、AS、F、ALS。 CMOS工艺的器件有： HC、HCT、CD40000、ACL、FCT、LVC、LV、CBT、 ALVC、AHC、AHCT、CBTLV、AVC、GTLP。 BiCMOS工艺的器件有： BCT、ABT、LVT、ALVT。 3.3：TTL和CMOS逻辑器件的电平分类特点 TTL和CMOS的电平主要有以下几种：5VTTL、5VCMOS（Vih≥0.7*Vcc，Vil≤ 0.3*Vcc）、3.3V电平、2.5V电平等。 5V的逻辑器件 5V器件包含TTL、S、LS、ALS、AS、HCT、HC、BCT、74F、ACT、AC、AHCT、 AHC、ABT等系列器件 3.3V及以下的逻辑器件 包含LV的和V 系列及AHC和AC系列，主要有LV、AHC、AC、ALB、LVC、ALVC、 LVT等系列器件。 具体情况可以参考下图： 图3－1：TI公司的逻辑器件示例图 3.4：包含特殊功能的逻辑器件 A．总线保持功能（Bus hold） 逻辑电平设计规范 第8页 ww w. ed a3 65 .co m 由内部反馈电路保持输入端最后的确定状态，防止因输入端浮空的不确定而导致器 件振荡自激损坏；输入端无需外接上拉或下拉电阻，节省PCB空间，降低了器件成本开销和 功耗，见图6－3。ABT、LVT、ALVC、ALVCH、ALVTH、LVC、GTL系列器件有此功能。 命名特征为附加了“H”如：74ABTH16244。 图3－2：总线保持功能图 图3－3：串行阻尼电阻图 B．串联阻尼电阻（series damping resistors） 输出端加入串联阻尼电阻可以限流，有助于降低信号上冲/下冲噪声，消除线路振 铃，改善信号质量。如图6－4所示。具有此特征的ABT、LVC、LVT、ALVC系列器件在命 名中加入了“2”或“R”以示区别，如ABT162245，ALVCHR162245。对于单向驱动器 件，串联电阻加在其输出端，命名如SN74LVC2244；对于双向的收发器件，串联电阻加在 两边的输出端，命名如SN74LVCR2245。 C．上电/掉电三态（PU3S，Power up/power down 3-state） 即热拔插性能。上电/掉电时器件输出端为三态，Vcc阀值为2.1V；应用于热拔插器件 /板卡产品，确保拔插状态时输出数据的完整性。多数ABT、LVC、LVT、LVTH系列器件有 此特征。 D．ABT 器件（Advanced BiCMOS Technology） 结合了CMOS器件(如HC/HCT、LV/LVC、ALVC、AHC/AHCT)的高输入阻抗特性和 双极性器件(Bipolar，如TTL、LS、AS、ALS)输出驱动能力强的特点。包括ABT、LVT、 ALVT等系列器件，应用于低电压，低静态功耗环境。 E．Vcc/GND对称分布 16位Widebus器件的重要特征，对称配置引脚，有利于改善噪声性能。AHC/AHCT、 AVT、AC/ACT、CBT、LVT、ALVC、LVC、ALB系列16位Widebus器件有此特征。 F．分离轨器件（Split-rail） 逻辑电平设计规范 第9页 ww w. ed a3 65 .co m 即双电源器件，具有两种电源输入引脚VccA和VccB，可分别接5V或3.3V电源电压。 如ALVC164245、LVC4245等，命名特征为附加了“4”。 3.5：TTL和CMOS逻辑器件的选择 具体请参见公司的《逻辑器件选型指导书》。 3.6：逻辑器件的使用指南 1：多余不用输入管脚的处理 在多数情况下，集成电路芯片的管脚不会全部被使用。例如74ABT16244系列器件最 多可以使用16路I/O管脚，但实际上通常不会全部使用，这样就会存在悬空端子。所有数字 逻辑器件的无用端子必须连接到一个高电平或低电平，以防止电流漂移（具有总线保持功 能的器件无需处理不用输入管脚）。究竟上拉还是下拉由实际器件在何种方式下功耗最低 确定。 244、16244经测试在接高电平时静态功耗较小，而接地时静态功耗较大，故建议其 无用端子处理以通过电阻接电源为好，电阻值推荐为1～10K。 2：选择板内驱动器件的驱动能力，速度，不能盲目追求大驱动能力和高速的器件， 应该选择能够满足设计要求，同时有一定的余量的器件，这样可以减少信号过冲，改善信 号质量。 并且在设计时必须考虑信号匹配。 3：在对驱动能力和速度要求较高的场合，如高速总线型信号线，可使用ABT、 LVT系列。板间接口选择ABT16244/245或LVTH16244/245，并在母板两端匹配，在不影响速 度的条件下与母板接口尽量串阻，以抑制过冲、保护器件，典型电阻值为10- 200Ω左右， 另外，也可以使用并接二级管来进行处理，效果也不错，如1N4148等（抗冲击较好）。 4：在总线达到产生传输线效应的长度后，应考虑对传输线进行匹配，一般采用的方 式有始端匹配、终端匹配等。 始端匹配是在芯片的输出端串接电阻，目的是防止信号畸变和地弹反射，特别当总 线要透过接插件时，尤其须做始端匹配。 内部带串联阻尼电阻的器件相当于始端匹配，由 于其阻值固定，无法根据实际情况进行调整，在多数场合对于改善信号质量收效不大，故 此不建议推荐使用。始端匹配推荐电阻值为10～51 Ω，在实际使用中可根据IBIS模型模拟 仿真确定其具体值。 由于终端匹配网络加重了总线负载，所以不应该因为匹配而使Buffer的实际驱动电流 大于驱动器件所能提供的最大Source、Sink电流值。 应选择正确的终端匹配网络，使总线即使在没有任何驱动源时，其线电压仍能保持 在稳定的高电平。 逻辑电平设计规范 第10页 ww w. ed a3 65 .co m 5：要注意高速驱动器件的电源滤波。如ABT、LVT系列芯片在布线时，建议在芯片 的四组电源引脚附近分别接0.1 μ或0.01 μ电容。 6：可编程器件任何电源引脚、地线引脚均不能悬空；在每个可编程器件的电源和地 间要并接0.1uF的去耦电容，去耦电容尽量靠近电源引脚，并与地形成尽可能小的环路。 7：收发总线需有上拉电阻或上下拉电阻，保证总线浮空时能处于一个有效电平，以 减小功耗和干扰。 8：373/374/273等器件为工作可靠，锁存时钟输入建议串入10－200欧电阻。 9：时钟、复位等引脚输入往往要求较高电平，必要时可上拉电阻。 10：注意不同系列器件是否有带电插拔功能及应用设计中的注意事项，在设计带电 插拔电路时请参考公司的《单板带电插拔设计规范》。 11：注意电平接口的兼容性。 选用器件时要注意电平信号类型，对于有不同逻辑电 平互连的情况，请遵守本规范的相应的章节的具体要求。 12： 在器件工作过程中，为保证器件安全运行，器件引脚上的电压及电流应严格控 制在器件手册指定的范围内。逻辑器件的工作电压不要超出它所允许的范围。 13：逻辑器件的输入信号不要超过它所能允许的电压输入范围，不然可能会导致芯 片性能下降甚至损坏逻辑器件。 14：对开关量输入应串电阻，以避免过压损坏。 15：对于带有缓冲器的器件不要用于线性电路，如放大器。 4、TTL、CMOS器件的互连 4.1：器件的互连总则 在公司产品的某些单板上，有时需要在某些逻辑电平的器件之间进行互连。在不同 逻辑电平器件之间进行互连时主要考虑以下几点： 1：电平关系，必须保证在各自的电平范围内工作，否则，不能满足正常逻辑功能， 严重时会烧毁芯片。 2：驱动能力，必须根据器件的特性参数仔细考虑，计算和试验，否则很可能造成隐 患，在电源波动，受到干扰时系统就会崩溃。 3：时延特性，在高速信号进行逻辑电平转换时，会带来较大的延时，设计时一定要 充分考虑其容限。 4：选用电平转换逻辑芯片时应慎重考虑，反复对比。通常逻辑电平转换芯片为通用 转换芯片，可靠性高，设计方便，简化了电路，但对于具体的设计电路一定要考虑以上三 种情况，合理选用。 逻辑电平设计规范 第11页 ww w. ed a3 65 .co m 对于数字电路来说，各种器件所需的输入电流、输出驱动电流不同，为了驱动大电 流器件、远距离传输、同时驱动多个器件，都需要审查电流驱动能力：输出电流应大于负 载所需输入电流；另一方面，TTL、CMOS、ECL等输入、输出电平标准不一致，同时采用 上述多种器件时应考虑电平之间的转换问 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 。 我们在电路设计中经常遇到不同的逻辑电平之间的互连，不同的互连方法对电路造 成以下影响： ·对逻辑电平的影响。应保证合格的噪声容限（Vohmin－Vihmin≥0.4V，Vilmax－ Volmax ≥0.4V)，并且输出电压不超过输入电压允许范围。 ·对上升/下降时间的影响。应保证Tplh和Tphl满足电路时序关系的要求和EMC的要 求。 ·对电压过冲的影响。过冲不应超出器件允许电压绝对最大值，否则有可能导致器 件损坏。 TTL和CMOS的逻辑电平关系如下图所示： 图4－1： TTL和CMOS的逻辑电平关系图 逻辑电平设计规范 第12页 ww w. ed a3 65 .co m 图4－2：低电压逻辑电平标准 3.3V的逻辑电平标准如前面所述有三种，实际的3.3V TTL/CMOS逻辑器件的输入电平 参数一般都使用LVTTL或3.3V逻辑电平标准（一般很少使用LVCMOS输入电平），输出电 平参数在小电流负载时高低电平可分别接近电源电压和地电平（类似LVCMOS输出电平 ），在大电流负载时输出电平参数则接近LVTTL电平参数，所以输出电平参数也可归入 3.3V逻辑电平，另外，一些公司的手册中将其归纳如LVTTL的输出逻辑电平，也可以。 在下面讨论逻辑电平的互连时，对3.3V TTL/CMOS的逻辑电平，我们就指的是3.3V逻 辑电平或LVTTL逻辑电平。 常用的 TTL和CMOS逻辑电平分类有：5V TTL、 5V CMOS、 3.3V TTL/CMOS、 3.3V/5V Tol.、和OC/OD门。 其中： 3.3V/5V Tol.是指输入是3.3V逻辑电平，但可以忍受5V电压的信号输入。 3.3V TTL/CMOS逻辑电平 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 示不能输入5V信号的逻辑电平，否则会出问题。 注意某些5V的CMOS逻辑器件，它也可以工作于3.3V的电压，但它与真正的3.3V器件 （是LVTTL逻辑电平）不同，比如其VIH是2.31V（＝0.7×3.3V，工作于3.3V）（其实是 LVCMOS逻辑输入电平），而不是2.0V，因而与真正的3.3V器件互连时工作不太可靠，使 用时要特别注意，在设计时最好不要采用这类工作方式。 值得注意的是有些器件有单独的输入或输出电压管脚，此管脚接3.3V的电压时，器件 的输入或输出逻辑电平为3.3V的逻辑电平信号，而当它接5V电压时，输入或输出的逻辑电 逻辑电平设计规范 第13页 ww w. ed a3 65 .co m 平为5V的逻辑电平信号，此时应该按该管脚上接的电压的值来确定输入和输出的逻辑电平 属于哪种分类。 对于可编程器件（EPLD和FPGA）的互连也要根据器件本身的特点并参考本章节的内 容进行处理。 以上5种逻辑电平类型之间的驱动关系如下表： 上拉上拉上拉上拉OC/OD √?√√5V CMOS ?√√√3.3V TTL/CMOS ??√√5V TTL 输 出 5V CMOS 3.3V TTL/C MOS 3.3V /5V Tol. 5V TTL 输入 上表中打钩（√）的表示逻辑电平直接互连没有问题，打星号（?）的表示要做特别 处理。 对于打星号（?）的逻辑电平的互连情况，具体见后面说明。 一般对于高逻辑电平驱动低逻辑电平的情况如简单处理估计可以通过串接10－1K欧 的电阻来实现，具体阻值可以通过试验确定，如为可靠起见，可参考后面推荐的接法。 从上表可看出OC/OD输出加上拉电阻可以驱动所有逻辑电平，5V TTL和3.3V /5V Tol.可以被所有逻辑电平驱动。所以如果您的可编程逻辑器件有富裕的管脚，优先使用其 OC/OD输出加上拉电阻实现逻辑电平转换；其次才用以下专门的逻辑器件转换。 对于其他的不能直接互连的逻辑电平，可用下列逻辑器件进行处理，详细见后面 5.2到5.5节。 TI的AHCT系列器件为5V TTL输入、5V CMOS输出。 TI的LVC/LVT系列器件为TTL/CMOS逻辑电平输入、3.3V TTL（LVTTL）输出，也可 以用双轨器件替代。 注意：不是所有的LVC/LVT系列器件都能够运行5V TTL/CMOS输入，一般只有带后 缀A的和LVCH/LVTH系列的可以，具体可以参考其器件手册。 4.2：5V TTL门作驱动源 ·驱动3.3V TTL/CMOS 通过LVC/LVT系列器件（为TTL/CMOS逻辑电平输入，LVTTL逻辑电平输出）进行转 换。 逻辑电平设计规范 第14页 ww w. ed a3 65 .co m ·驱动5V CMOS 可以使用上拉5V电阻的方式解决，或者使用AHCT系列器件（为5V TTL输入、5V CMOS输出）进行转换。 4.3：3.3V TTL/CMOS门作驱动源 ·驱动5V CMOS 使用AHCT系列器件（为5V TTL输入、5V CMOS输出）进行转换（3.3V TTL电平 （LVTTL）与5V TTL电平可以互连）。 4.4：5V CMOS门作驱动源 ·驱动3.3V TTL/CMOS 通过LVC/LVT器件（输入是TTL/CMOS逻辑电平，输出是LVTTL逻辑电平）进行转 换。 4.5：2.5V CMOS逻辑电平的互连 随着芯片技术的发展，未来使用2.5V电压的芯片和逻辑器件也会越来越多，这里简单 谈一下2.5V逻辑电平与其他电平的互连，主要是谈一下2.5V逻辑电平与3.3V逻辑电平的互 连。（注意：对于某些芯片，由于采用了优化设计，它的2.5V管脚的逻辑电平可以和3.3V的 逻辑电平互连，此时就不需要再进行逻辑电平的转换了。） 1：3.3V TTL/CMOS逻辑电平驱动2.5V CMOS逻辑电平 2.5V的逻辑器件有LV、LVC、AVC、ALVT、ALVC等系列，其中前面四种系列器件 工作在2.5V时可以容忍3.3V的电平信号输入，而ALVC不行，所以可以使用LV、LVC、 AVC、ALVT系列器件来进行3.3V TTL/CMOS逻辑电平到2.5V CMOS逻辑电平的转换。 2：2.5V CMOS逻辑电平驱动3.3V TTL/CMOS逻辑电平 2.5V CMOS逻辑电平的VOH为2.0V，而3.3V TTL/CMOS的逻辑电平的VIH也为2.0V， 所以直接互连的话可能会出问题（除非3.3V的芯片本身的VIH参数明确降低了）。此时可以 使用双轨器件SN74LVCC3245A来进行2.5V逻辑电平到3.3V逻辑电平的转换，另外，使用 OC/OD们加上拉电阻应该也是可以的。 5、EPLD和FPGA器件的逻辑电平 5.1：概述 首先在选择可编程逻辑器件时,要找符合你所选用的ASSP的IO标准；其次，你必须考 虑的是：目前，随着系统性能的不断提高，传统的TTL、LVTTL、CMOS、LVCMOS等单端 接口标准越来越不能满足要求，特别是在背板方面。因为，这些单端信号的信号完整性在 逻辑电平设计规范 第15页 ww w. ed a3 65 .co m 系统设计时很难保证，以至于导致系统的不可靠工作。这一点在时钟方面尤为重要，因 为，在同步设计的今天，时钟是系统工作的基础。当然，差分信号是最好的选择，比如： LVDS、LVPECL等。但是，这些信号标准一个通道需要一对IO_PIN，这在许多应用情况下 不太划算。此时，一些比较容易实现阻抗匹配的单端信号标准是较好的选择，比如：GTL、 GTL+等。 5.2：各类可编程器件接口电平要求 在设计中，若同时使用了不同工作电压等级的多个可编程器件，要注意它们之间信 号的接口规范。比如，5V的器件驱动3.3V的器件时，可能会出现:当5V的高电平连到3.3V的 输入时，由于大部分的CMOS的输入信号管脚都有连到电源Vcc的钳位二极管，大于3.3伏的 输入高电平会使该钳位二极管出现问题。 事实上，由于有些系列的可编程器件如XILINX的XC4000XL，XC4000XV， Spartan-XL采用了特殊的技术，可以避免这种情况的发生。因此该系列的器件可以在不同工 作电压之间互相连接。 对于2.5V的器件，由于可以选择相关的输入参考电压和输出的电压基准，因此可以通 过相关的电压数值的选取，对照3.3V的器件来使用 。 对于某类器件，如ALTERA公司的FLEX10K系列器件，可支持多电压I/O接口， FLEX10K，FLEX10KA，FLEX10B都可以接不同电源电压系统。 6、ECL器件的原理和特点 6.1：ECL器件的原理 ECL电路（Emitter Coupled Logic，即发射极耦合逻辑电路）是一种非饱和型的数字逻 辑电路。与DTL、TTL、S－TTL等逻辑电路不同，ECL电路内部的晶体管工作在线性区或截 止区，从根本上消除了限制速度提高的少数载流子的“存储时间”。因此，它是现有各种 逻辑电路中速度最快的一种电路形式，也是目前唯一能够提供亚毫微秒开关时间的实用电 路。 目前ECL厂商主要为MOTOROLA和SYNERGY，FAIRCHILD仅生产300系列。 1、基本门电路的结构 典型的ECL基本门电路的结构由三部分组成：差分放大器输入电路：温度－电压补偿 （跟踪）偏压网络（参考源）和射极跟随器输出电路。 逻辑电平设计规范 第16页 ww w. ed a3 65 .co m 图6－1：典型的ECL电路输入原理图 图6－2：典型的ECL电路输出原理图 ECL电路一般能用于驱动传输线，因此通常设计成射极开路输出的形式。此时，传输 线的终端匹配电阻RL即为输出负载。 ECL电路采用负电源工作，其各个逻辑电平参数的值相对于VCC（地电平）是不变 的（只与VCC有关，随VCC而变化），其相关参数如下： VCC=0V， VEE = - 5.2 V， VBB ≈ - 1.30 V VOH ≈ - 0.88 V， VOL ≈ - 1.72 V VIH ≈ - 1.24 V， VIL ≈ - 1.36 V。 ECL电路主要应用于各类高速数字通信系统中。 LVECL电平器件： 随着技术的发展，又出现了LVECL逻辑电平器件，它是将VEE电源由-5.2V调整为 -3.3V或者是-2.5V，这样做可以降低器件的功耗，利于电路设计的器件的互连。由于VCC的 逻辑电平设计规范 第17页 ww w. ed a3 65 .co m 电平为地电平（0V）未变，而其他的电平是相对于此VCC电平的，所以其他的电平值（如 VBB、VOH、VOL、VIH、VIL等）也都未改变。 6.2：ECL电路的特性 ECL电路是根据高速噪声数字的应用要求设计的，它具有以下独特的优点： （1）、速度快 速度快是高速数字系统设计者广泛采用ECL电路的一个重要原因。ECL基本门电路的 典型传输延迟时间已达到亚毫微秒量级，其触发器、计数器的工作频率也在1GHz范围。因 此，一个ECL系统与等效的TTL系统相比，其工作速度至少可以快一倍以上。 （2）、逻辑功能强 ECL电路能同时提供互补逻辑输出，这样不仅可以节省系统所用的组件数，减小系统 功耗，而且由于互补输出具有相同的传输延迟时间，因此可以消除一般逻辑电路中为产生 互补逻辑功能而设置反相器所增加的时间延迟，进而提高了系统的速度。 （3）、驱动能力很强，扇出能力高 ECL电路是射极跟随器输出，驱动能力很强。其输入阻抗高（通常约10KΩ），输出 阻抗低（约7Ω），这种特点允许电路有高的扇出能力。 （4）、噪声低 系统噪声的大小直接与噪声源的能量、逻辑的消噪性能和互连线的阻抗等有关。就 噪声的产生来说，ECL电路的内部噪声较小。 （5）、便于数据传输 ECL电路具有互补、大电流驱动能力输出特别适合于以差分方式驱动和接收双绞线或 其它平衡线上的信号。ECL电路的差分线接收器具有1V或者更大的共态噪声抑制能力。这 是因为差分工作时，耦合到双绞线上的任何噪声一般是等同地出现在该双绞线的每股线上 （共态），即串扰是等同地被线拾取，而接收器只响应两条线上的电压差，所以可大大抑 制引线串扰的影响，从而易于实现远距离的数据传输。驱动同轴电缆时，其距离只受电缆 频带宽度的限制，而且可以改善系统的性能，驱动双绞线的长度可以在300m(约1000ft)以 上，并且较同轴电缆经济。 除了上面介绍的主要特点以外，ECL电路的结构还提供了其它若干有益的特性，它们 是： （1）可以简化电源。 （2）逻辑功能变化范围宽，适应性强。 （3）由频率提高引起的附加功耗小。 逻辑电平设计规范 第18页 ww w. ed a3 65 .co m （4）便于实现各种规模的集成。 当然，ECL电路并不是完美无缺的，它的主要缺点是直流功耗大。从某种意义上来 说，ECL电路开关速度的提高是以牺牲功耗换取的。 6.3：PECL/LVPECL器件的原理和特点 PECL（Pseudo/Positive ECL）电路是单正电源+5V供电的ECL电路，其特点同ECL电 路，由于其单正电源供电，简化了整个系统的电源设计。目前在高速光模块电路中，使用 十分广泛。 LVPECL器件与PECL器件类似，只是它是使用3.3V或更低的电平供电的，它具有低功 耗等特点。 在ECL器件中，除电平转