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ISE学习教程.doc

ISE学习教程

enoemos
2011-04-26 0人阅读 举报 0 0 暂无简介

简介:本文档为《ISE学习教程doc》,可适用于IT/计算机领域

、ISE的安装   现以ISEi为例介绍XilinxISESeries的安装过程。)系统配置要求   ISEi推荐的系统配置与设计时选用的芯片有关。因为在综合与实现过程中运算量非常大所以对系统配置要求很高。为了提高综合、仿真、实现过程的速度对于计算机的CPU的主频、主板和硬盘的工作速度尤其是内存大小配置都有非常高的要求。在ISEi支持的所有Xilinx的FPGACPLD中要求最低的SpartanII和XCXLXV等系列需要的内存和虚拟内存推荐值均达到MB而对于VirtexIIXCV来说需要的内存和虚拟内存推荐值均高达GB。)ISEi的安装   以中文版WindowsXP操作系统为例加以说明。()启动WindowsXP插入ISEi安装光盘自动或选择执行Installexe安装界面如图所示。HYPERLINK"http:wwwsoeolcominfoUploadFilejpg"t"blank" 图ISEi安装界面()单击此时安装界面上的操作选择“下一步”直到出现图示对话框输入有效的RegistrationID。之后单击“下一步”选择安装路径再之后点击“下一步”会弹出图的对话框可以选择器件模型。 图器件模型选择对话框()点击“下一步”如图所示可以选择器件种类。 图器件种类选择对话框   通过以上步骤后可根据具体情况来选择继续“下一步”即可完成安装。   安装完成后环境变量应作如下描述:若操作系统是WindowsNTXP选择开始->控制面板->系统->选项->系统->高级->环境变量在环境变量中加入:变量名:Xilinx变量值:C:Xilinx(即安装路径)具体设置如图所示。 图环境变量设置操作图)安装第三方软件   在PC上安装完ISE之后还需要安装第三方仿真软件如ModelSim等。ISE工程设计流程   下面主要概述ISE的基本开发流程以及在开发过程中的各个阶段需要用到的工具软件。   图说明了利用Xilinx公司的ISE开发设计软件的工程设计流程具体分为五个步骤:即输入(DesignEntry)、综合(Synthesis)、实现(Implementation)、验证(Verification)、下载(Download)。 图ISE的工程设计流程)图形或文本输入(DesignEntry)   图形或文本输入包括原理图、状态机、波形图、硬件描述语言(HDL)是工程设计的第一步ISE集成的设计工具主要包括HDL编辑器(HDLEditor)、状态机编辑器(StateCAD)、原理图编辑器(ECS)、IP核生成器(CoreGenerator)和测试激励生成器(HDLBencher)等。   常用的设计输入方法是硬件描述语言(HDL)和原理图设计输入方法。原理图输入是一种常用的基本的输入方法其是利用元件库的图形符号和连接线在ISE软件的图形编辑器中作出设计原理图ISE中设置了具有各种电路元件的元件库包括各种门电路、触发器、锁存器、计数器、各种中规模电路、各种功能较强的宏功能块等用户只要点击这些器件就能调入图形编辑器中。这种方法的优点是直观、便于理解、元件库资源丰富。但是在大型设计中这种方法的可维护性差不利于模块建设与重用。更主要的缺点是:当所选用芯片升级换代后所有的原理图都要作相应的改动。故在ISE软件中一般不利用此种方法。   为了克服原理图输入方法的缺点目前在大型工程设计中在ISE软件中常用的设计方法是HDL设计输入法其中影响最为广泛的HDL语言是VHDL和VerilogHDL。它们的共同优点是利于由顶向下设计利于模块的划分与复用可移植性好通用性强设计不因芯片的工艺和结构的变化而变化更利于向ASIC的移植故在ISE软件中推荐使用HDL设计输入法。   波形输入及状态机输入方法是两种最常用的辅助设计输入方法使用波形输入法时只要绘制出激励波形的输出波形ISE软件就能自动地根据响应关系进行设计而使用状态机输入时只需设计者画出状态转移图ISE软件就能生成相应的HDL代码或者原理图使用十分方便。其中ISE工具包中的StateCAD就能完成状态机输入的功能。但是需要指出的是后两种设计方法只能在某些特殊情况下缓解设计者的工作量并不适合所有的设计。)综合(Synthesis)   综合是将行为和功能层次表达的电子系统转化为低层次模块的组合。一般来说综合是针对VHDL来说的即将VHDL描述的模型、算法、行为和功能描述转换为FPGACPLD基本结构相对应的网表文件即构成对应的映射关系。   在XilinxISE中综合工具主要有Synplicity公司的SynplifySynplifyProSynopsys公司的FPGACompilerIIExpressExemplarLogic公司的LeonardoSpectrum和XilinxISE中的XST等它们是指将HDL语言、原理图等设计输入翻译成由与、或、非门RAM寄存器等基本逻辑单元组成的逻辑连接(网表)并根据目标与要求优化所形成的逻辑连接输出edf和edn等文件供CPLDFPGA厂家的布局布线器进行实现。)实现(Implementation)   实现是根据所选的芯片的型号将综合输出的逻辑网表适配到具体器件上。XilinxISE的实现过程分为:翻译(Translate)、映射(Map)、布局布线(PlaceRoute)等个步骤。   ISE集成的实现工具主要有约束编辑器(ConstraintsEditor)、引脚与区域约束编辑器(PACE)、时序分析器(TimingAnalyzer)、FPGA底层编辑器(FGPAEditor)、芯片观察窗(ChipViewer)和布局规划器(Floorplanner)等。)验证(Verification)   验证(Verification)包含综合后仿真和功能仿真(Simulation)等。功能仿真就是对设计电路的逻辑功能进行模拟测试看其是否满足设计要求通常是通过波形图直观地显示输入信号与输出信号之间的关系。   综合后仿真在针对目标器件进行适配之后进行综合后仿真接近真实器件的特性进行能精确给出输入与输出之间的信号延时数据。ISE可结合第三方软件进行仿真常用的工具如ModelTech公司的仿真工具ModelSim和测试激励生成器HDLBencherSynopsys公司的VCS等。通过仿真能及时发现设计中的错误加快设计中的错误加快设计进度提高设计的可靠性。每个仿真步骤如果出现问题就需要根据错误的定位返回到相应的步骤更改或者重新设计。)下载(Download)   下载(Download)即编程(Program)设计开发的最后步骤就是将已经仿真实现的程序下载到开发板上进行在线调试或者说将生成的配置文件写入芯片中进行测试。在ISE中对应的工具是iMPACT。VHDL设计操作指南   首先进入ISE工程管理器(ProjectNavigator)界面如图所示。ProjectNavigator是ISE所用集成工具的连接纽带通过使用ProjectNavigator设计者可以创建、组织和管理自己的设计。 图ISE工程管理器界面   ISE提供了许多示例工程这些工程都存放在ISE文件当中可以通过File>OpenExample来打开。    ISE为我们提供了一个很有特色的工具那就是语言辅助模板(LanguageTemplates)。点击Edit>LanguageTemplates可以调用语言辅助模板其界面如图所示。 图ISE语言辅助模板示意图   在语言模板中存放了很多HDL语言的通用语法结构和使用范例特别是许多根据Xilinx器件IP核与硬件原语编写的实例化程序。使用语言模板可以方便地把这些语法结构和范例插入到设计者自己的代码文件中大大方便了程序的编写提高了工作效率。语言模板按照ABEL、COREGEN、UCF、Verilog和VHDL的顺序存放在模板视窗中。其中COREGEN的UCF是ISEx新增辅助模板。COREGEN模板由两个目录组成分别存放当前工程中生成的IP核的Verilog和VHDL实例化文件基内容与IP核生成器生成IP核时自动生成的实例化文件(veovho)相同。UCF模板也分成两个目录依次存放CPLD和FPGA的用户约束文件(ucf)的约束范例。这个模板使手工编辑UCF文件更加容易。   ABEL、Verilog和VHDL三大语言模板大致可以分为下列个项目:()器件例化(ComponentInstantiation):该模板仅存在于Verilog和VHDL中给出了块RAM(BlockRAM)、数字时钟延迟锁相环(ClockDLL)、数字时钟管理单元(DCM)、分布式RAMROM(DistributedRAMROM)、全局时钟缓冲(GlobalClockBuffer)、查找表(LUT)、基于查找表的移位寄存组(SRLUT)、IO器件、乘法器和选择器(MUX)等器件模块的实例化范例。()语法模板(LanguageTemplates):该模板给出了基本语法规则和应用范例。()综合模板(SynthesisTemplates):该模板给出了可综合实现的一些基本单元模块的范例如乘法器、计数器和触发器等。()用户模板(UserTemplates):该模板存放用户自己创建的特定结构是语言模板的功能扩展。ISE综合使用实例   在NBA篮球比赛中有一个秒进攻规则即从获取球权到投篮击中篮板、篮框、命中或投篮被侵犯其有效时间合计不能超过秒否则被判违例将失去球权。在此过程中设置秒、启动倒计时、暂停倒计时或者中途终止秒(即球权归对方)均由裁判控制。本实例就是设计一个用于篮球比赛的秒倒计时器并且为了模拟现场比赛情况系统中设置了秒预设键K、倒计时启动键K和倒计时暂停键K并将计时精度设置为秒。各按键具体功能如下:K键按下LED灯显示秒K键按下倒计时K键按下计时停止。)新建一个工程(Project)    选择FileNewProject命令在图所示对话框中输入工程名和工程目录并设置器件参数。本设计使用的器件为Spartanxcstq。使用VHDL硬件描述语言编程。点击OK按钮确认。 图新建工程对话框)建立和编辑VHDL源文件选中工程点右键选NewSource选项(如图所示)添加文件counttvhdledvhdsecvhd(如图所示)。并在文件中输入相应的VHDL程序。 图添加文件对话框 图新建VHDL文件对话框)逻辑综合(Synthesize)   选中Synthesize选项点进行参数设置可以对任何操作进行参数设置。设置完成后双击Synthesize选项或右键选择Run选项。对其他两个VHDL程序进行同样的操作。 图综合参数设置示意图 图综合完成后界面)设计中的有关仿真()创建Testbench波形源文件    在工程项窗口ProjectWindow的源文件中选中counttvhd用鼠标右点在弹出的窗口中选择NewSource(如图所示)出现New对话框再选择TestBenchWaveform文件类型并输入文件名wave点击下一步再点击下一步完成创建并进行初始化时间设置(如图所示)。 图选中源文件并创建Testbench波形文件 图创建Testbench波形文件的初始化时间设置()设置输入信号初始值    根据被仿真模块的设计要求对各个输入信号进行初始化设置(如图所示)。初始化设置完毕后将testbench文件存盘这时HDLBencher会提示我们设置希望仿真的时钟周期数(默认值为)设置完毕后点击OK退出HDLBencher。 图输入信号的初始设置()生成预期的输出响应   由于系统时钟为MHz要分频实现Hz时钟波形过长因此下面以secvhd为例介绍仿真。   选择对应secvhd的仿真波形文件wavetbw执行GenerateExpectedSimulationResults操作(如图所示)即可得到预期的输出响应波形(如图所示)从图中可以看出输出响应的波形满足设计要求。点击可查看测试激励的覆盖率(如图所示)。 图生成预期的输出响应操作示意图 图生成预期的输出响应 图测试激励的覆盖率示意图()使用ModelSim进行仿真    根据HDLBencher中产生的预期结果接着就可以使用Modelsim进行仿真(Simulate)Modelsim进行仿真可分为行为仿真(亦即功能仿真)和布局布线后仿真(时序仿真)。   我们先进行行为仿真。选择wavetbw执行SimulateBehavioralVHDLModel(行为仿真)操作(如图所示)可得到如图所示的行为仿真结果从仿真波形可以看出仿真结果是正确的。仿真完后关闭Modelsim主窗口退出Modelsim。 图行为仿真操作示意图 图行为仿真波形图   再进行时序仿真:选择wavetbw执行SimulatePostPlaceRouteVHDLModel(布局布线后仿真即时序仿真)操作(如图所示)可得到如图所示的时序仿真结果从仿真波形可以看出仿真结果是正确的,并且从输入到产生输出有一定的时间延迟。仿真完后关闭Modelsim主窗口退出Modelsim。 图时序仿真操作示意图 图时序仿真波形图依照上述的操作步骤分别对其他程序进行有关的仿真及分析。)建立和编辑顶层原理图文件   对于顶层文件,即可使用VHDL文本输入方式,也可使用原理图输入方式。这里我们将使用原理图的输入方式来建立顶层文件。()原理图形符号的生成(Symbol)   为了在原理图的设计中利用前面已使用VHDL进行有关设计的成果我们先要将经过编译后的VHDL程序生成可供原理图设计中直接调用的原理图形符号。   选择counttvhd执行CreateSchematicSymbol操作(如图所示)即可生成可供原理图设计中直接调用的原理图形符号countt。同理对其他两个文件执行相同的操作。 图原理图形符号的创建操作()顶层原理图文件的创建选中工程鼠标右点在弹出的窗口中选择NewSource(如图所示)再在弹出的窗口中选择文件的类型为Schematic并输入文件名pictop后执行”下一步”即完成了原理图文件的创建进入原理图的编辑状态。 图原理图的创建操作()原理图的编辑①放置元件(Symbols):在Symbols的e:xilinxbinsec中选中所需元件的原理图符号并在右边的图中期望的位置点左键进行放置如图所示。若位置不合适可进行移动调整。 图在原理图中放置元件的操作②元件间的连线:点进行连线操作。③放置IO端口并编辑端口名:点放置IO端口。选中端口点右键在弹出的对话框中选择“RenamePort”后再在弹出的对话框中输入系统设定的端口名。或者双击端口在弹出的对话框中输入系统设定的端口名。④原理图的保存:原理图编辑好后(如图所示)应执行存盘操作将原理图进行保存。 图编辑好的顶层原理图⑤原理图错误的检查:为了检查原理图是否有错可执行原理图的检错操作。若有错则改正直到完全正确为止。⑥原理图的逻辑综合:若原理图经过检查没有错误可进行逻辑综合。)设计ucf文件   首先选中pictop按右键在弹出的窗口中选择NewSource再在弹出的新建文件窗口中选择ImplementationConstraintsFile并输入文件名topucf(如图所示)。接着执行“下一步”即进入ucf文件的编辑操作这时我们可根据系统的输入输出要求并参照下载板的用户手册对系统的端口进行管脚锁定(如图所示)。管脚全部锁定并检查无误后应进行存盘操作。 图ucf文件的建立操作示意图 图本设计的ucf文件)设计实现   运行设计实现(ImplementDesign):选中pictop运行ImplementDesign如图所示。 图运行设计实现操作图   在FloorPlanner中查看设计布局:展开PlaceRoute运行ViewEditPlacedDesign(FloorPlanner)即可查看设计布局如图所示。 图在FloorPlanner中查看设计布局操作图)系统的时序仿真   在完成任务上述步骤后我们可以按照前面已经介绍的方法对系统(顶层文件)进行时序仿真。)系统的配置和硬件验证   首先选中pictop执行GenerateProgrammeFile生成配置文件如图所示。 图配置文件生成示意图   接着双击ConfigureDevice(iMPACT)启动iMPACT进行配置。设置配置方式选为SlaveSerialMode(如图所示)对应的下载板上拨码开关也设置成SlaveSerialMode模式即MMMPROGJTAGSVSrI对应的状态为OFFOFFXONOFFON。单击完成运行后弹出AddDevice对话框选中pictopbit(如图所示)点击打开按钮这时窗口中会出现芯片图样(如图所示)点右键选Program即执行编程下载功能。执行完毕后出现ProgrammingSucceeded(如图所示)则表示下载成功。下载成功后即可根据系统的设计要求在EDA实验开发系统上进行硬件验证。 图配置方式选择示意图 图下载文件选择示意图 图下载操作示意图 图下载成功示意图

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