电工学-第12章组合逻辑电路

null第 12 章 组合逻辑电路第 12 章 组合逻辑电路12.1 集成基本门电路 12.2 集成复合门电路 12.3 组合逻辑电路的分析 12.4 组合逻辑电路的设计 12.5 编码器 12.6 译码器 * 12.7 通用阵列逻辑 下一章 上一章 返回主页 null一、或门电路 12.1 集成基本门电路 0 1 1 10 0 0 1 1 0 1 1真值表F＝A＋B A＋0 = A A＋1 = 1 A＋A = A或运算 （逻辑加） 或逻辑和或门 null信号输入端信号控制端当 B = 0 时，F = A 门打开当 B = 1 时，F = 1 门关闭 或门还可以起控制门的作用 null信号输入端信号控制端当 B = 0 时，F = A 门打开当 B = 1 时，F = 1 门关闭 或门还可以起控制门的作用 null 例12.1.1 下图所示为一保险柜的防盗报警电路。 保险柜的两层门上各装有一个开关S1和S2。门关上时， 开关闭合。当任一层门打开时，报警灯亮，试说明该 电路的工作原理。分析：开关 S1 和 S2 任一个打开时，报警灯亮。 null二、 与门电路F＝A·B A · 0 = 0 A · 1 = A A · A = A 0 0 0 10 0 0 1 1 0 1 1真值表与运算 （逻辑乘） 与逻辑和与门 null当 B = 1 时，F = A 门打开当 B = 0 时，F = 0 门关闭信号输入端 与门也可以起控制门的作用 信号控制端null三、 非门电路0 11 0非运算 （逻辑非） 非逻辑和非门 null12.2 集成复合门电路TTL 电路CMOS 电路 CT1000 通用系列CC0000 ~ CC4000CT2000 高速系列 CT4000 低功耗系列CT3000null一、 或非门电路1 0 0 00 0 0 1 1 0 1 1真值表F 或非门 null CMOS 或非门原理电路 A = 0，B = 0，F = 1 PMOS1 和 PMOS2 导通 NMOS1 和 NMOS2 截止 A = 0，B = 1，F = 0 PMOS1 和 NMOS2 导通 NMOS1 和 PMOS2 截止 A = 1，B = 0，F = 0 NMOS1 和 PMOS2 导通 PMOS1 和 NMOS2 截止 A = 1，B = 1，F = 0 PMOS1 和 PMOS2 导通 NMOS1 和 NMOS2 截止 CMOS 或非门 null二、 与非门电路1 1 1 00 0 0 1 1 0 1 1真值表F 与非门 null TTL 与非门原理电路 A = 0，B = 0， A = 0，B = 1， A = 1，B = 0， F = 1 T1 处于饱和状态 T3 导通T2 和 T4 处于截止状态 A = 1，B = 1， T1 和 T3 处于截止状态 T2 和 T4 处于饱和导通 F = 0 TTL 与非门 null三、 三态与非门逻辑符号逻辑功能:E = 0 F = ZE = 1 F = Znull例12.2.1 试利用与非门来组成非门、与门和或门。 (b) 与门 (c) 或门 (a) 非门 解：三、逻辑代数简介 12.3 组合逻辑电路的分析一、组合逻辑电路由输入变量 (即 A 和 B ) 开始，逐级推导出 各个门电路的输出，最好将结果标明在图上。二、 分析步骤(2) 利用逻辑代数对输出结果进行变换或化简。三、逻辑代数简介 由门电路组成的逻辑电路叫组合逻辑电路。 逻辑变量只取 0、1 两个值。null自等律A+ 0 = A A· 1 = A0-1律 A+ 1=1 A· 0= 0重叠律A+ A = A A · A = A互补律 复原律表12.3.1 逻辑代数的基本公式（1） null 交换律 结合律 分配律 吸收律 反演律 (摩根定律)A+B = B+A A ·B = B ·AA+(B+C) = B+(C+A) = C+(A+B) A · (B · C) = B · (C · A)=C · (A · B)A+(B · C) = (A+B) · (A+C) A · (B + C) = (A · B) + (A · C)A+(A · B) = A A · (A + B) = A表12.3.1 逻辑代数的基本公式（2） null0 0 0 1 1 0 1 1异或门 =ＡＢ 例12.1 分析图示逻辑电路的功能。 0 1 1 0真值表解：null 异或门 同或门 =null或门与门非门或非门 与非门表12.3.3 常用门电路的逻辑符号和逻辑表达式F = A＋BF = A·B null例12.3.1 分析图示密码锁电路的密码。 = 1 —— 开锁信号。 1 0 1 0 1 = 1 —— 报警信号。1 1 1 1 1密码为：1 0 1 0 1。 解： null12.4 组合逻辑电路的设计一、半加器(1) 根据逻辑功能列出真值表0 0 1 0 1 0 0 10 0 0 1 1 0 1 1 两个一位 二进制数 本位和 进位位 null(3) 根据逻辑表达式画出逻辑电路 半加器 (2) 根据真值表写出逻辑表达式 本位和 进位位 C = A B= AB null二、 全加器(1) 根据逻辑功能列出真值表0 0 0 1 1 0 1 10 1 0 1 0 1 0 1两个 n 位二进 制数中的一位本位和 进位位 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 ＋AiBiCi－1 ＋AiBiCi－1 (2) 根据真值表写出逻辑表达式 null(3) 化简或变换逻辑式 = （Ai  Bi） Ci－1= ( Ai  Bi ) Ci－1 + AiBi = Ai  Bi  Ci－1 null(4) 根据逻辑表达式画出逻辑电路Fi = Ai  Bi  Ci－1 Ci = （Ai  Bi）Ci－1 + AiBi 全加器 全加器 null 4 位全加器逻辑图： 4 位全加器逻辑图 null12.5 编码器控制信息编码器二进制代码编码器的分类 可实现编码功能的组合逻辑电路。 普通编码器 优先编码器 二进制编码器 二-十进制编码器 null一、普通编码器 每次只允许输入一个控制信息的编码器。 1. 二进制编码器 将输入信号编成二进制代码的电路。null当 n = 2 时，即为 4 线－2 线编码器： 四个需要 编码的信号 两位二进制代码0 0 0 1 1 0 1 1A0A3A1A2 4 线-2 线编码器 null 2. 二－十进制编码器（BCD 码） 十进制数 0 ~ 9：0000 ~ 1001 （8421 BCD 码） 例如十进制数 357 用二进制数表示为： 　 0011 0101 0111键控二－十进制编码器:输入端：十个按键 A0 ~ A9输出端：F1 ~ F4357null表12.5.2 编码器真值表0 1 1 1 1 1 1 1 1 1 0 0 0 0 1 0 1 1 1 1 1 1 1 10 0 0 1 1 1 0 1 1 1 1 1 1 10 0 1 01 1 1 0 1 1 1 1 1 1 0 0 1 11 1 1 1 0 1 1 1 1 10 1 0 01 1 1 1 1 0 1 1 1 1 0 1 0 11 1 1 1 1 1 0 1 1 10 1 1 0 1 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 0 01 1 1 1 1 1 1 1 1 0 1 0 0 1编码器表达式null 编码器电路 null当有键按下时， S = 1 灯亮当所有键未按下时，S = 0 灯不亮区分：当所有键都未按下时，输出 0000当 A0 键按下时，输出 0000null表12.5.2 优先权编码器真值表 如果同时有多 个信号输入， 输出的是数码 大的输入信号 对应的代码。 二、优先权编码器 1 1 1 1 1 1 1 1 1 1 1 1 10 1 1 1 1 1 1 1 1 1 1 1 0Ø 0 1 1 1 1 1 1 11 1 0 1Ø Ø 0 1 1 1 1 1 1 1 1 0 0Ø Ø Ø 0 1 1 1 1 11 0 1 1Ø Ø Ø Ø 0 1 1 1 1 1 0 1 0Ø Ø Ø Ø Ø 0 1 1 11 0 0 1Ø Ø Ø Ø Ø Ø 0 1 1 1 0 0 0Ø Ø Ø Ø Ø Ø Ø 0 1 0 1 1 1Ø Ø Ø Ø Ø Ø Ø Ø 0 0 1 1 0null12.6 译码器 将具有特定含义的二进制代码变换成一定n 位二进制代码输入2n 种状态2n 种输出译码器二进制数代码 按其编码时的原意翻译成 对应的信号输出一、 二进制译码器的输出信号，以表示二进制代码的原意，这一实现译码功能的组合电路为译码器。过程称为译码。nulln = 2 时即为 2 线－4 线译码器： A2A1F1 F2 F3 F4E 111Ø Ø 0 0 0 1 1 0 1 1 低电平译码 功 能 表1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0=E+A1+A2 译码器电路 null二、 显示译码器1. 数码显示器 共 阳 极共 阴 极 LED 显示器的两种接法 null二、 显示译码器输 入 输 出 A4 A3 A2 A1 a b c d e f g 显 示 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 表12.6.2 显示译码器功能表 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 10 1 2 3 4 5 6 7 8 9 null 显示译码器的连接图 显示译码器 null* 12.7 通用阵列逻辑PLD与门阵列或门阵列—— 或门 实现或运算—— 与门 实现与运算 与门和或门通常改用示意符号表示。 或门的示意画法 null 与门阵列和或门阵列 电路的功能：加法器。 PLD 不但可以实现组合逻辑电路的功能， 而且可以实现时序逻辑电路的功能。输出 F1和F2 就是上述 Fi 和 Ci 的表达式。加法器的逻辑表达式: 电路的功能：加法器。 nullPLD 分类 现场可编程逻辑阵列 FPLA可编程阵列逻辑 PAL通用阵列逻辑 GAL可擦除的可编程逻辑阵列 EPLA现场可编程门阵列 FPGA 在系统可编程逻辑器件 ISP-PLD第 12 章 结 束 第 12 章 结 束 下一章 上一章 返回主页