文章编号: 100429037 (2009)增刊20237204
基于FPGA 的AöD 转换采集控制模块设计
黄容兰1 万德焕2
(1. 桂林电子科技大学电子工程学院, 桂林, 541004; 2. 桂林空军学院四系, 桂林, 541003)
摘要: 采用FPGA 器件EP1C3T 144C8N 处理器, 对A öD 转换芯片AD 7714 进行采样控制。整个设计在Q uartusÊ
平台下进行软件编程, 采用V erilog 语言描述, 实现正确的AD 7714 转换的工作时序控制过程, 并将采样的数据存
储起来进行处理。本设计可用于微弱信号采集和实时监控方面, 仿真结果显示该模块工作性能稳定、可靠性高、
使用方便。
关键词: 采样控制; FPGA ; V erilog; A öD 转换
中图分类号: TN 37 文献标识码: A
收稿日期: 2009206210; 修订日期: 2009207220
D esign of AöD Convertion Sam pl ing Con trol M odule Based on FPGA
H uang R ong lan1, W an D ehuan 2
(1. Schoo l of E lectron ic Engineering, Guilin U niversity of E lectron ic T echno logy, Guilin, 541004, Ch ina;
2. T he Fourth D epartm ent, Guilin A ir Fo rce A cadem y, Guilin, 541003, Ch ina)
Abstract: T he FPGA device EP1C3T 144C8N is u sed to con tro l the A öD converter AD 7714 in
th is paper. T he w ho le design is based on the Q uartu sÊ p la tfo rm. T he p rocess is described by
the V erilog language to realize the co rrect sequence con tro lling p rocess of AD 7714 converter
and sto rage the samp ling data to p rocesse. It can be w idely u sed in the feeb leness data samp ling
and the real2t im e superviso ry con tro l. Sim u la t ion resu lt show s that the modu le has the advan2
tages of stab le perfo rm ance, h igh reliab ility and conven ien t u sage.
Key words: samp ling con tro l; FPGA ; V erilog; A öD convert ion
引 言
对于微弱信号的采集和处理, 多数是以单片机
或CPU 为控制核心, 虽然编程简单, 控制灵活, 但
缺点是速度慢、控制周期长。单片机的速度极大地
限制了A öD 高速性能的利用。而FPGA 的时钟频
率可高达100M H z 以上[1 ]。本设计以高集成度的芯
片为核心, 进行数据采集控制、数据时序控制、数据
存储等。具有开发周期短、灵活性强、通用能力好、
易于开发、扩展等优点[2 ] , 既降低了设计难度, 又加
快了产品的开发周期。
1 系统设计
本设计采用FPGA 芯片EP1C3T 144C8N 来对
AD 7714 进行采样控制, 并对数据进行存储, 然后
进行处理。
111 AD 7714 芯片介绍
AD 7714 是AD 公司生产的16ö24 位可编程串
行模数转换器, 能直接从传感器接收低电平信号并
输出串行数字。它具有低噪声 (140 nV )、低功耗和
±010015% 的精度, 片内含可编程低通滤波寄存器
和可读写系统校准寄存器等 8 个可编程的片内寄
存器等特点。AD 7714 对于微控制器非常理想, 主
要应用于低频小信号的测量。
FPGA 对AD 7714 的控制, 主要通过对它的片
内8 个寄存器进行设置, 而对每个寄存器的设置都
要通过对通信寄存器的写操作开始。AD 7714 读与
写时序图[3 ]如图1 所示。
从写时序图可知, 往芯片AD 7714 的寄存器中
写数据时, 片选信号CS必须为低; 当CS为低时, 在
时钟信号 SCL K 上升沿的作用下向AD 7714 中写
一位数据。而在读时序图中可以看到, 只有数据在
第24卷增刊
2009 年 10 月
数 据 采 集 与 处 理
Journal of D ata A cquisit ion & P rocessing
V o l. 24 N o. S
O ct. 2009
图 1 AD 7714 时序图
AD 7714 中转换好且满足片选信号CS为低电平时,
在时钟信号SCL K 下降沿的作用下从芯片AD 7714
的数据寄存器中读一位数据。当读完最后一位数据
后,DRD Y位自动跳变为高电平。
112 系统设计原理
FPGA 采用虚拟的ADC 接口与AD 7714 进行
通信。FPGA 与AD 7714 之间的通信可以采用中断
方式, 当数据转换好以后,DRD Y 引脚由高电平变
为低电平从而产生中断信号。同样也可采用查询方
式, 不断查询AD 7714 的通信寄存器的DRD Y 位是
否为0, 如果为0, 则将数据缓冲器中的数据保存到
数组中。本系统采用中断方式。FPGA 与AD 7714
之间的通信采用四线连接方式, 如图 2 所示。
AD 7714 主要包括 5 个信号: CS, DRD Y, D IN ,
DOU T , SCL K。其中, CS 接地, 使AD 7714 总处于
选通状态。
图 2 FPGA 与AD 7714 连接图
由于选择中断方式, 所以DRD Y 与串行数据
转并行数据模块的复位信号 reset 连接。SCL K 的
输入是分频模块提供的1 kH z 的频率。DOU T 与串
行数据转并行数据模块chuanb ing 的输入口连接。
D IN 与并行数据转串行数据模块 b ingchuan 的输
出口连接。FPGA 主要通过并行数据转串行数据模
块的dou t 对AD 7714 进行控制, 通过它将串行数据
输入片内寄存器中 (数据寄存器除外)。
2 FPGA 模块设计与仿真
整个程序分为 5 个模块: 可控分频模块、串行
数据转并行数据模块、寄存器RAM 1 模块、并行数
据转串行数据模块和AD 7714 工作状态控制模块。
本设计采用Q uartu sÊ 软件平台下的V erilog 硬件
描述语言进行软件编程。下面是各个模块的实现原
理。
本设计时钟采用20 M H z 有源晶振, 当输入到
EP1C3T 144C8N 后, 经过编程分频成 1 kH z、100
kH z 和100 H z 后分别提供给串行数据转并行数据
模块 chuanb ing 和并行数据转串行数据模块
b ingchuan、寄存器模块RAM 1 和控制模块con tro l。
由于AD 7714 的数据传输是串行数据传输, 所以控
制模块con tro l 的时钟要比串行数据转并行数据模
块 chuanb ing 和 并 行 数 据 转 串 行 数 据 模 块
b ingchuan 的时钟慢16 倍以上, 以此保证全部数据
传输完毕。
AD 7714 工作状态控制模块采用双进程有限
状态机的方法来实现。根据
流程
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图3 编写状态机。
图 3 AD 7714 程序设计主要流程图
在图3 的设计流程中共有 st0~ st10 十一个工
作状态[1 ]。其中st0: 初始化; st1: 将24H 写进通信寄
存器中, 选择了A IN 1öA IN 2 通道和滤波器的高位
寄存器; st2: 向滤波器高位寄存器中写 80H , 选择
单极性输入; st3: 将 34H 写进通信寄存器中, 选择
了A IN 1öA IN 2 通道和滤波器的低位寄存器; st4:
向滤波器高位寄存器中写13H , 选择数据输出频率
为1 kH z; st5: 将 14 H 写进通信寄存器中, 选择了
832 数 据 采 集 与 处 理 第 24 卷
A IN 1öA IN 2 通道和模式寄存器; st6: 将 20H 写进
模式寄存器中, 选择自校准再恢复模式; st7: 将
0CH 写进通信寄存器中, 选择了A IN 1öA IN 2 通道
和下一次操作读通信寄存器的0öDRD Y 位; st8: 读
通信寄存器的 0öDRD Y 位; st9: 将 5CH 写进通信
寄存器, 选择A IN 1öA IN 2 通道和下一次读数据寄
存器中的数据; st10: 读数据寄存器中的值。
AD 7714 工作状态控制模块的仿真图如图4 所示。
从AD 7714 传输出来的数据是串行的数据, 为
了便于数据的存储和处理, 有必要将串行的数据流
转化为并行的。从AD 7714 传出来的数据是 16 位
的, 所以开辟一个深度位 16 的RAM 1 来暂时存储
数据。
为了方便, 在FPGA 上定义的数据都是并行的
数据, 为了往AD 7714 的寄存器中写数据, 必须要
将并行的数据转换为串行的数据。
图5 是各个模块的连接图。其中dou t 接收来自
AD 7714 转换好的串行数据。串行数据转并行数据
模块的复位信号 reset 和AD 7714 的DRD Y 连接。
由AD 7714 的读写时序图知, 当数据开始从AD 7714
图 4 控制模块的仿真图
图 5 各个模块的连接图
932增刊 黄容兰, 等: 基于FPGA 的A öD 转换采集控制模块设计
传输到 FPGA 时, DRD Y 位信号自动转化为低电
平信号; 当数据传输完毕时,DRD Y 位信号又自动
由低电平转换为高电平。所以可以通过此信号来控
制串行数据转并行数据模块的工作。控制模块也是
通过DRD Y 的电平值来控制整个系统工作在哪个
状态。DRD Y 为高电平,
表
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示要往AD 7714 中写数
据; 相反, 当出现低电平时, 则表示要把AD 7714 中
转换好的数据读出来。控制模块的复位信号 reset
也是整个系统的复位信号。通过此信号可以控制整
个系统的复位。除此之外, 分频模块给AD 7714 提
供1 kH z 的时钟。
3 结束语
采用 FPGA 芯片 EP1C3T 144C8N 实现对
AD 7714 转换器的采样控制。一方面, 既结合了FP2
GA 具有灵活的编程方式, 简单方便的编程环境,
易学易用, 大大提高工作效率, 缩短研制周期的特
点[4 ]; 另一方面, 也充分利用了FPGA 的高速度和
高可靠性以及AD 7714 的高精度性, 能直接从传感
器接收低电平信号并输出串行数字, 从而实现了对微
弱信号采集和控制的问题。因此, 在低频小信号处理
和实时监控本方面, 本设计具有一定的实用性。
参考文献:
[ 1 ] 户国强, 房建东, 郭春兰. 基于FPGA 的A öD 转换采
样控制模块的设计 [J ]. 微计算机信息, 2008, 24 (72
2) : 229.
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航天航空大学出版社, 2008.
[ 3 ] 付晓丹. 海水中叶绿素 a 含量监测系统的研究 [D ].
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[ 4 ] 韦存刚, 金星. 基于FPGA 的多路数据采集和控制模
块设计[J ]. 微计算机信息, 2008, 24 (2) : 2312232.
作者简介: 黄容兰 (19822) , 女, 硕士研究生, 研究方向: 微弱
信号检测系统, E2m ail: huang 200128@yahoo. com ; 万德焕
(19832) , 男, 讲师, 研究方向: 信号与信息处理。042 数 据 采 集 与 处 理 第 24 卷