Avalon总线规范

深圳市 21EDA 电子 www.21eda.com Avalon 总线 规范 编程规范下载gsp规范下载钢格栅规范下载警徽规范下载建设厅规范下载 概 要 Avalon 总线是一种将片上处理器和外设连接成片上可编程系统（SOPC）的一种 简单总线结构。Avalon 总线是一种接口方式，它规定了主从设备之间的接口方式及其通信时序。 Avalon 总线的设计目的在于： ■ 简便：提供了简单易学的协议； ■ 优化总线逻辑的资源利用：节约了可编程器件（PLD）内部的逻辑单元（LE）； ■ 同步操作：将 PLD 上的其他用户逻辑很好的集成在一起，从而避免了复杂的 时序 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 ； 基本的 Avalon 总线事务可以在主﹑从设备之间传送一个字节，半字或字（8，1 6 或 32 位）。当一次 事务处理完成，总线可以迅速的在下一个时钟到来的时候在相同的主从设备之间 或其他的主从设备间开始新的事务。Avalon 总线也支持一些高级功能，如“延 迟型（latency-aware）外设”，“流（streaming）外设”及多总线主设备。这 些高级的功能使其允许在一个总线事务中进行外设间的多数据单元的传输。Ava lon 总线支持多个总线主设备。多主设备的结构为 SOPC 系统及高带宽外设提供 了很大程度上的稳定性。例如，一个主外设可以进行直接存储器访问（DMA）， 而不需要处理器在数据传输路径上从外设将数据读入存储器。Avalon 总线上， 主设备和从设备之间的相互作用是基于一种被称为“从设备（slave-side）仲裁” 的技术。从设备仲裁决定了当多主设备在同一时刻尝试连接同一个从设备的时 候，哪个主设备获得从设备控制权。从设备仲裁具有两个优势： 深圳市 21EDA 电子 www.21eda.com 1．仲裁细节内嵌于 Avalon 总线内部。所以，主设备和从设备的接口具有一致 性，不考虑总线上的主设备和从设备的数量。在每一个和 Avalon 总线相连接的 主设备看来，它都是总线上唯一的主设备。 2． 多个主设备可以同时完成总线事务，就像他们并不是在同一个总线周期连 接到同一个从设备一样。Avalon 总线的设计是为了配合片上可编程系统（SOPC） 的。它是一种由 PLD 内部逻辑和布线资源的主动片上总线结构。Avalon 结构的 一些原则如下： 1． 与外设的接口同步于 Avalon 时钟。所以，没有复杂的，异步的握手/应答 模式。Avalon 总线（及整个系统）的性能可以通过使用标准的同步时序分析技 术来实现测量。 2． 所有的信号都是有效“低”和“高”，这样便于总线操作的立即转换。位 于 Avalon 内部的多路复用器（不是三态缓冲器）来决定哪个信号驱动哪个外设。 3． 地址，数据和控制信号使用分离的，专用端口，这样简化了外设的设计。外设不需 要对地址和数据的总线周期进行解码，也不需要在非使能的时候禁止输出 功 能 简 介 Avalon 也包括很多的功能和约定来支持 SOPC Builder 软件自动产生的系 统﹑总线和外设： 高于 4G 的地址空间－存储器和外设可以被映射为 32 位地址空间中的任何地址。 同步接口－所有的 Avalon 信号都被 Avalon 总线时钟同步。这样简化了 Avalon 总线的相关时序行为并便于高速外设的集成。分离的地址，数据和控制线路－分离 的，专用的地址和数据路径更便于与用户逻辑相连接。外设不需要对数据和地址 周期进行译码。内置地址译码器－Avalon 总线自动的为所有外设产生片选（Chi p Select）信号，大大的简化了 Avalon 外设的设计。 多主设备总线结构－在 Avalon 总线上可以存在多个主外设。Avalon 总线自动 产生仲裁逻辑。基于向导式的配置－方便使用的图形化向导引导用户完成对 Aval on 总线的配置（增加外设，确定主/从关系，定义存储器映射）。 Avalon 总线结构的自动产生是由用户在向导界面的输入来决定的。动态总线容 量－Avalon 总线自动处理数据位宽不匹配的外设间传送数据的细节，便于在多 种不同宽度的设备间接口。 深圳市 21EDA 电子 www.21eda.com 名 词 及 概 念 许多与 SOPC 相关的名词和概念都完全是新的，他们和传统的片外总线结构有着 本质的不同。设计者需要懂得这点，以便可以理解 Avalon 总线规范。下面的名 次及概念构成了一个理论化的框架，而 Avalon 总线规范就是建立在这一框架的 基础上的。它们贯穿于整个文档。 总线周期 总线周期被定义为 Avalon 主时钟的相邻上升沿之间的时间间隔，它是总线时 钟周期的基本单元。总线信号时序参照于总线周期时钟。 总线传输 Avalon 总线的一次传输是对数据的一次读/写操作，它可能持续一个或多个 总线周期。Avalon 总线所支持的传输位宽为：一个字节（8 位），半个字（16 位）或一个字（32 位）。 流传输 流传输为“流主设备”和“流从设备”之间的连续性数据传输建立一个开放式的 管道。 具有延迟的读传输：某些同步外设在开始第一次传输的时候需要延迟一些时钟周 期，但在之后的传输中便可以在每一个时钟周期都返回数据。具有延迟的读传输 增加了对这种同步设备的总线利用率。 带有延迟的读传输 有些同步设备在刚刚开始传输的时候，需要延迟几个时钟周期才能够完成其第一 次读数据的过程，而在之后的传输过程中就可以每一个周期返回一个数据。带有 延迟的读传输可以增加这些同步设备的带宽利用率。延迟性传输允许一个主设备 发出读请求后，转而执行另一个无关任务，过一段时间再接收数据。尽管之前的 深圳市 21EDA 电子 www.21eda.com 数据还没有接受到，这个无关的任务也可以发出另一次读请求。这有利于进行连 续标准地址的存取的指令存取操作和 DMA 传输。这样，CPU 和 DMA 主设备可以 预读取其需要的数据，所以这使得同步存储器保持活跃状态，并减少了平均存储 延时。 SOPC Builder 软件及 Avalon 总线的产生 SOPC Builder 是 Altera 开发的一款系统生成和集成工具。SOPC Builder 所产 生的片上电路系统模块包括 Avalon 总线、主外设和从外设。SOPC Builder 提 供了图形化的用户接口，应用这种接口可以实现向系统模块中添加主、从外设， 配置外设及配置 Avalon 总线将外设连接起来。这样，SOPC Builder 自动的创 建并连接 HDL 模块，便可以实现用户 PLD 设计的每一个部分。 系统模块 深圳市 21EDA 电子 www.21eda.com 考虑在可编程芯片上实现用户自定义系统的结构，其中一部分是由 SOPC Builde r 自动产生的。在 Altera PLD 上实现的完整系统如图 1 所示。出于本文的目的， 系统模块的一些部分是由 SOPC Builder 自动产生的。系统模块应该包括最少一 个 Avalon 主外设和一个 Avalon 从外设，例如 UART，定时器或者 PIO。系统模 块的外部逻辑可以包含用户 Avalon 外设及其他的和系统模块不相关的用户逻 辑。系统模块必须与设计者的 PLD 设计连接起来 。系统模块的端口依赖于其所 包括的外设及在 SOPCBuilder 中进行的设置，并随其变化。这些端口包括直接 到 Avalon 总线的接口及在系统模块中的用户自定义的和外设相连的接口。 Avalon 总线模块 图 1. Altera PLD 上集成用户逻辑的系统模块 Avalon 总线模块是任何一个系统模块的“脊梁”。它是 SOPC 设计中外设通信 的主要路径。Avalon 总线模块是所有的控制、数据、地址信号及控制逻辑的总 和，是其将外设连接起来并构成了系统模块。Avalon 总线模块实现了可配置的 总线结构，其可以为设计者外设之间的相互连接而改变。Avalon 总线模块是由 SOPC Builder 自动产生的，所以设计师并不用亲自将总线和外设连接起来。Av alon 总线模块基本上不会作为分离的单元而单独使用，因为系统设计者总是利 用 SOPC Builder 将处理器和其他 Avalon 外设自动地集成于一个系统模块之 中。设计者对 Avalon 总线的注意力通常限于与用户 Avalon 外设相连接地具体的端口上。 Avalon 总线模块（一条 Avalon 总线）是一个主动的逻辑单元，它取代了 PCB 板上的被动的，金属总线。（见图 2）这就是说，Avalon 总线模块的端口可以 被看作是所有连接到被动总线的引脚连接。本手册只是定义了包含于 Avalon 总 线模块接口中的端口，逻辑行为和信号顺序，而没有提及物理总线的电气或物理 的性能。 深圳市 21EDA 电子 www.21eda.com 图 2 .Avalon 总线模块框图－范例系统 Avalon 总线模块为连接到总线的 Avalon 外设提供了以下的服务： ■ 数据通道多路转换——Avalon 总线模块的多路复用器从被选择的从外设向相 关主外设传输数据。 ■ 地址译码——地址译码逻辑为每一个外设提供片选信号。这样，单独的外设 不需要对地址线译码以产生片选信号，从而简化了外设的设计。 深圳市 21EDA 电子 www.21eda.com ■ 产生等待状态（Wait-State）——等待状态的产生拓展了一个或多个周期的总 线传输，这有利于满足某些特殊的同步外设的需要。当从外设无法在一个时钟周 期内应答的时候，产生的等待状态可以使主外设进入等待状态。在读使能及写使 能信号需要一定的建立时间/保持时间要求的时候也可以产生等待状态。 图 2 .Avalon 总线模块框图－范例系统 ■ 动态总线宽度——动态总线宽度隐藏了窄带宽外设与较宽的 Avalon 总线（或 者 Avalon 总线与更高带宽的外设）相接口的细节问题。举例来说，一个 32 位 的主设备从一个 16 位的存储器中读数据的时候，动态总线宽度可以自动的对 1 6 位的存储器进行两次读操作，从而传输 32 位的数据。这便减少了主设备的逻 辑及软件的复杂程度，因为主设备不需要关心外设的物理特性。 ■ 中断优先级（Interrupt-Priority）分配——当一个或者多个从外设产生中断 的时候，Avalon 总线模块根据相应的中断请求号(IRQ)来判定中断请求。 ■ 延迟传输（Latent Transfer）能力——在主、从设备之间进行带有延迟传输 的逻辑包含于 Avalon 总线模块的内部。 ■ 流式读写（Streaming Read and Write）能力——在主、从设备之间进行流传 输使能的逻辑包含于 Avalon 总线模块的内部。 Avalon 外设 连接于 Avalon 总线的 Avalon 外设是逻辑器件——无论片上还是片外的——它 们进行着某种系统级的任务，并通过 Avalon 总线与其他的系统部件相通信。外 设是模块化的系统部件，依赖于系统的需要，可以在设计的时候增加或者移除。 Avalon 外设可以是存储器、处理器，也可以是传统的外设器件，如 UART，PIO， 定时器或总线桥。任何的用户逻辑都可以成为 Avalon 外设，只要它满足本文所 述的提供与 Avalon 总线接口的地址、数据及控制信号接口。连接于 Avalon 总 线的外设将被分配专用的端口。除了连接于 Avalon 总线的地址、数据及控制端 口之外用户也可以自行定制端口。这些于用户逻辑相连接的信号扩展了系统模块 的应用。Avalon 外设要么是主外设，要么是从外设。主外设可以于 Avalon 上 开启总线传输，其至少有一个连接于 Avalon 总线模块的主端口。主外设也可以 有一个从端口其允许此设备接受其他连接于 Avalon 总线的主设备开启的总线 传输。而从设备只能响应 Avalon 总线传输，而不能够开启总线传输。像存储器， UART 这样的从设备，通常只有与 Avalon 总线模块相连接的一个从端口。在 SOP C 环境中，，区分以下 Avalon 总线主设备/从设备的外设类型是十分重要的。 系统模块内部外设 深圳市 21EDA 电子 www.21eda.com 如果 SOPC Builder 在外设库中找到了一个外设，或者设计者指定了一个用户外 设的设计文件，SOPC Builder 将自动的将此外设与 Avalon 总线模块相连接。 这种外设是指系统模块之内的外设，也就是被认为是系统模块的一个部分。与 A valon 总线相连接的地址、数据及控制端口是向用户隐藏的。外设中任何附加的 非 Avalon 端口将作为系统模块的端口显示于外。这些端口可能与物理管脚直接 相连或者可能与片上的其他模块相连。 系统模块外部外设 Avalon 总线外设也可以存在于系统模块之外。设计者选择将模块置于系统模块 之外可 能有以下几个原因： ■ 外设在物理上位于 PLD 器件之外 ■ 外设需要某些粘连逻辑（glue logic）使其与 Avalon 总线信号连接 ■ 在系统模块产生的时候，外设的设计还没有完成 在这些情况下，相应的 Avalon 总线模块信号作为系统模块的端口现于外部（及 指定的外设）。 主端口（Master Port） 主端口是主外设上用于开启 Avalon 总线传输的一系列端口的集合。主端口于 A valon 总线模块直接相连。实际上，一个主外设可能有一个或多个主端口及一个 从端口。这些主端口及从端口的相互依赖关系是由对外设进行设计时决定的。但 是，这些主、从端口上的单独的总线传输应该总是遵循本文所述。 本文中所提及的所有主设备传输都是指单独的主端口的 Avalon 总线传输。 从端口（Slave Port） 从端口是指在位于某一外设上的，从另一外设主端口接受 Avalon 总线传输的一 系列端口的集合。从端口也直接与 Avalon 总线模块相连接。主外设也可以有一 个从端口，通过这个从端口可以使其接受 Avalon 总线上其他主设备的传输。本 文所提及的所有从设备传输都是指单独的从端口的 Avalon 总线传输。 主-从端口对（Master-Slave Pair） 深圳市 21EDA 电子 www.21eda.com “主－从端口对”是指通过 Avalon 总线模块相连接的一个主端口和一个从端口 构成的组合。从结构上讲，这些主、从端口与 Avalon 总线模块上的相应端口相 连接。主端口的控制及数据信号可以有效的通过 Avalon 总线模块与从端口相互 作用。主、从端口之间的连接（这就构成了主-从端口对）是在 SOPC Builder 中所确定的。 PTF 文件、SOPC Builder 参数及开关 Avalon 总线及外设的配置可以利用基于向导的 SOPC Builder 图形用户接口（G UI）来完成。通过这个 GUI，用户可以设定不同的参数和开关，然后据此产生系 统的 PTF 文件。PTF 文件是一个文本化的文 件，它定义了： ■ 定义 Avalon 总线模块结构、功能的参数 ■ 定义每个外设定义结构、功能的参数 ■ 每个外设的主、从角色 ■ 外设端口（如读使能、写使能、写数据等） ■ 通往多主端口的从端口的仲裁机制 然后，PTF 文件通过 HDL 产生器创建了系统模块的寄存器传输级（RTL）描述。 更多的关于系统 PTF 文件的信息请查看“SOPC Builder 数据文档”（SOPC Bui lder Data Sheet）和 “SOPC Builder PTF 文件参考手册”（SOPC Builder PTF File Ref erence Manual） 1.3 Avalon 总线传输 Avalon总线规范定义了主端口和从端口之间通过 Avalon总线模块传输数据所需 要的信号和时序。构成 Avalon 总线模块和外设之间接口的信号随着传输模式的 不同而不同。首先，主传输与从传输的接口不同，使用主端口与从端口的信号定 义不同。此外，通过系统 PTF 文件的设置，所需信号的确切类型与数量也是可 变的。 深圳市 21EDA 电子 www.21eda.com Avalon 总线规范提供了各种选项来剪裁总线信号和时序，以满足不同类型外 设的需要。Avalon 总线基本传输模式在一个主从端口对之间每次只传送一个单 元的数据。可以通过插入等待周期来延长一次总线传输的时间，以满足低速外设 的需要。流传输模式以及支持并发多主端口传输的能力满足高带宽外设的需要。 所有 Avalon 从传输的信号时序都源自从端口的基本传输模式。同样，主端口的 基本传输模式是所有 Avalon 主传输的基础。 1.3.1 主端口接口与从端口接口 当讨论 Avalon 总线传输时，必须注意讨论的是总线的哪一边，是主端口接 口还是从端口接口。由主端口输出的信号与输入到目标外设的从端口的对应信号 可能会有较大的差别。 从端口的信号活动总是主外设发起总线传输的结果。但是，实际的从端口 输入信号并非直接来自主端口。Avalon 总线模块传递来自主端口的信号，并对 信号进行裁剪，以满足从外设的需要。 由于以上原因，对 Avalon 总线传输的介绍将分为主传输类型和从传输类型 两个部分。 大多数用户只关心从传输，因为他们设计的用户自定义外设一般都是从外设。边 时，用户只需考虑 Avalon 总线模块和用户自定义外设之间的信号。只有当用户 创建主外设时才涉及到主传输。 1.3.2 Avalon 总线时序 Avalon 总线是一个同步总线接口，由一个 Avalon 总线主时钟定时，所有总线 传输的信号都与 Avalon 总线时钟同步。同步总线接口并不意味着所有的 Avalon 总线信号都是锁存的。比如，Avalon 的 chipselect 信号便是由组合逻辑产生的， 其输入是同步于 Avalon 总线时钟的寄存器的输出。因此，外设不能使用 Avalon 信号的边沿，因为 Avalon 信号在达到稳定前会变化多次人。就像所有同步设计 一样，Avalon 总线外设只能在时钟上升沿对稳定的信号作出响应，且必须在时 钟上升沿输出稳定的信号。 Avalon 总线模块也可以连接异步外设，例如片外异步存储器。但设计时需要 考虑一些额外因素：由于 Avalon 总线模块的同步操作，Avalon 信号只以 Avalo n 总线时钟周期为间隔变化。此外，如果异步外设的输出直接连接到 Avalon 总 线模块，用户必须保证输出信号在时钟上升之前达到稳定。 Avalon 总线规范并不定义在时钟上升沿之间信号是如何变化的。信号的变化 由 Avalon 总线时钟触发，信号只要在捕获时钟上升沿之前达到稳定就可以了， 因此，总线规范中的 Avalon 总线时序图中不会描绘精确的时间信息。类似地， Avalon 总线没有规定固有的最高性能。系统模块在特定的器件上综合布线之后， 用户必须对系统模块进行标准的时序分析，以确定 Avalon 总线传输达到的最高 速度。 1.3.3 Avalon 总线信号 深圳市 21EDA 电子 www.21eda.com 由于 Avalon 总线是一个由 HDL 文件综合而来，所以在连接 Avalon 总线模 块和 Avalon 外设时需要一些特别的考虑。对于传统的片外总线结构，所有外设 都共享一组固定的.预先设计的金属线路，而 Avalon 总线与此不同：SOPC Bu ilder 必须准确地了解每个外设提供了哪些 Avalon 端口，以便连接外设与 Avalo n 总线模块。它还需要了解每个端口的名称和类型，这些信息定义在系统 PTF 文件中。 Avalon 总线规范不要求 Avalon 外设必须包含哪些信号。它只定义了外设可 以包含的各种信号类型（例如地址.数据.时钟等）。外设的每一个信号都要指定 一个有效的 Avalon 信号类型，以确定该信号的作用，一个信号也可以是用户自 定义的。在这种情况下，SOPC Builder 不将该端口与 Avalon 总线模块连接。A valon 信号类型首先分为主端口信号和从端口信号两类。因而，外设使用的信号 类型生产生产首先由端口的主从角色决定。每个狡立的主端口或从端口使用的信 号类型由外设的设计决定。例如，设计一个只有输出的 PIO 从外设只需要定义 用于写的信号，而不需要定义用于读的信号。尽管中断请求输出是从端口允许的 信号类型，但也不是必须使用。 Avalon 总线规范不规定 Avalon 外设信号的命名规则。不同信号类型的作用 是预先定义的，而信号的名称则是由外设决定。信号可以按照它的信号类型来命 名，也可以遵照系统级的命名规范采用不同的名称。下面章节中讨论的 Avalon 总线传输时会涉及到一些 Avalon 信号，例如 readdata 信号和 irq 信号。在这里 信号类型的名称作为信号名称，但外设信号的实际名称可以与此不同。 作为一个例子， 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 1.1 列举了部分 Avalon 从端口可用的信号类型。信号的 方向是从外设的角度定义的。例如时钟信号 clk（方向为 in）对于从外设来说是 输入信号，而对于 Avalon 总线模块来说是输入信号。 表 1.1.部分 Avalon 从端口信号 信号类型 宽度 方向 必需 Description Clk 1 in no 系统模块和 Avalon 总线模块的全局时钟信号。所有总线传 输 传输都同步于 clk。只有异步从端口才能省略 clk. address 1 - 32 in no 来自 Avalon 总线模块的地址线 从端口的读请求信号。当从端口不输出数据时不需要该信 深圳市 21EDA 电子 www.21eda.com Reset 1 in no 号。若 使用了该信号，readdata 信号也必须使用 readdata 1 – 32 out no 读传输中输出到 Avalon 总线的数据线。当从端口不输出数 据 时不需要该信号。若使用了该信号，read 信号也必须使用 write 1 in no 从端口的写请求信号。当从端口不接收数据时不需要该信 号。若 使用了该信号，writedata 信号也必须使用 writedata 1 – 32 in no 写传输中来自 Avalon 总线的数据线。当从端口不接收数据 时不需要该信号。若使用了该信号，write 信号也必须使用 irq 1 out no中断请求。当从外设需要外设服务时可触发 irq 表 1.1 中例举的信号类型都是高电平有效。Avalon 总线还提供了各个信号类 型的反向形式。在 PTF 声明中，在信号类型名称加”_n”，便可将对应的端口声 明为低电平有效。这对许多使用低电平有效的片外外设非常有用。 1.3.4 并发多主端口的 Avalon 总线需要考虑的事项 Avalon 总线允许多个端口连接到 Avalon 总线模块。而且实现 Avalon 总线 的并发多主端口功能时，Avalon 总线模块不需要额外的特殊信号。当多个主外 设试图同时访问同一个外设时，Avalon 总线模块内部的从端口仲裁逻辑会被用 来解决冲突。仲裁机制对于 Avalon 总线外设完全是透明的。因而，不论是否使 用了仲裁，应用于主端口和从端口的 Avalon 总线传输协议是相同的。 深圳市 21EDA 电子 www.21eda.com 换句话说，从端口不会意识到有多个主外设同时请求总线传输。类似地，被 仲裁逻辑强制等待的主外设也不会意识到另一个获胜的主外设的存在。主端口只 是简单地发现它的等待请求信号被置为有效，并一直等待，直到目标外设准备好 处理总线传输。将仲裁的细节隐藏在 Avalon 总线模块内部极大简化了外设的设 计，任何 Avalon 外设在单主端口和多主端口结构中都可以使用。 1.4 Avalon 从端口传输 1.4.1 从传输的 Avalon 总线信号 表 2 列举了外设的从端口与 Avalon 总线间接口的信号类型。信号的方向是 以外设的角度定义的。外设提供的信号由外设的设计和 PTF 文件中的信号定义 决定，不需要提供全部的信号类型。 表 2 Avalon 从端口信号 Signal Type Width Direction Required Description clk 1 in no 系统模块和 Avalon总线模块的全局时钟信 号。所有总线传输都同步于 clk。只有异步从 端口才能省略 clk reset 1 in no 全局复位信号。如何使用取决于外设 chipselect 1 in yes 从端口的片选信号。当 chipselect 信号无效时， 从端口必须忽略所有的 Avalon 信号输入 address 1 - 32 in no 来自 Avalon 总线模块的地址线 begintransfer 1 in no 在每个新的 Avalon 总线传输的第一个总线周 期期间有效。如何使用该信号取决于外设 byteenable 0, 2, 4 in no 字节使能信号，在访问宽度超过 8 位的存储器 时选择特定的字节段，如何使用该信号取决于 外设 read 1 in no 从端口读请求信号。当从端口不输出数据时不 需要该信号。若使用了该信号，readdata 信号 深圳市 21EDA 电子 www.21eda.com 也必须使用 readdata 1 – 32 out no 读传输中输出到 Avalon 总线的数据线。当从端 口不输出数据 时不需要该信号。若使用了该信号，read 信号 也必须使用 write 1 in no 从端口的写请求信号。当从端口不接收数据时 不需要该信号。若 使用了该信号，writedata 信号也必须使用 writedata 1 – 32 in no 写传输中来自 Avalon 总线的数据线。当从端口 不接收数据时不需要该信号。若使用了该信号， write 信号也必须使用 readdatavalid 1 out no 读取数据有效信号，仅用于具有可变读延迟 的从端口。用于标记从端口发出有效数据时 的时钟上升沿 waitrequest 1 out no 等待请求信号，当从端口不能立即响应 时暂停 Avalon 总线模块 readyfordata 1 out no 流传输模式信号。表示流模式从端口可以接收 数据 dataavailable 1 out no 流传输模式信号。表示流模式从端口拥有有效 数据 endofpacket 1 out no 流传输模式信号。用于向主端口报告” 包结束” 状态。如何使用取决于外设 深圳市 21EDA 电子 www.21eda.com irq 1 out no 中断请求。当从外设需要外设服务时可触发 irq resetrequest 1 out no 复位请求信号，该信号使得一个外设可以复位 整个系统模块 上述信号如果不加说明都是高电平有效，此外，Avalon 总线也提供上述信号 的低电平有效版本，在信号名称后加”_n”表示低电平有效，如：read 信号为高电 平有效，而 read_n 为低电平有效。 1.4.2 Avalon 总线上的从端口读传输 1.4.2.1 基本从端口传输模式 基本从端口传输模式是所有 Avalon 从端口传输的基础。所有其它的从端口传 输使用的信号都包含了基本从端口传输的信号，并扩展了基本从端口操作时序。 基本从端口传输由 Avalon 总线模块发起，然后从端口向 Avalon 总线模块传输 一个单元的数据。基本从端口读传输没有延迟。 例 4.1 显示了一个基本从端口读传输的例子。在 Avalon 基本读传输中，总 线传输开始于一个时钟上升沿，并在下一个时钟上升沿结束，不插入等待周期。 由于传输在一个时钟周期内完成，目标外设必须能够立即.异步向 Avalon 总线模 块输出相应地址的 内容 财务内部控制制度的内容财务内部控制制度的内容人员招聘与配置的内容项目成本控制的内容消防安全演练内容 。 在 clk 的第一个上升沿，Avalon 总线向目标外设传递 address、byteenable _n 和 read_n 信号。Avalon 总线模块内部对 address 进行译码，产生片选并驱 动从端口的 chipselect 信号。一旦 chipselect 信号有效，从端口在数据有效时应 立即驱动 readdata 输出。最后，Avalon 总线模块在下一个时钟上升沿捕获 rea ddata。 例 4.1 基本从端口读传输 深圳市 21EDA 电子 www.21eda.com 时序说明： （A） 第一个总线周期开始于 clk 上升沿; （B） Address 和 read_n 信号有效; （C） Avalon 总线对 address 译码，输出有效的 chipselect； （D） 片选有效后，从端口在第一个总线周期内必须返回有效数据; （E） Avalon 总线在下一个 clk 上升沿捕获 readdata，读传输到此结束。另一 个总线传输可以在下一个总线周期开始。 无等待周期的基本读传输只适用于完全异步的外设。目标外设必须在外设被 选中或地址变化时立即向 Avalon 总线提供数据。为使传输正常工作，readdata 的输出必须在一下个时钟上升沿有效且稳定。 锁存输入或输出端口的同步外设不能使用无等待周期的基本从端口读传输。 大部分片上外设都采用同步接口，因此至少需要一个时钟周期来捕获数据。在读 传输中，需要至少一个等待周期，除非该外设是具有延迟的。 外设的从端口还可以使用字节使能信号 byteenable_n,对 byteenable_n的解 释是由外设决定的。在最简单的情况下，从端口可以忽略 byteenable_n,每当 re ad_n 有效时总是驱动所有的字节段。Avalon 总线模块在每次读传输中捕获 rea ddata 的全部位宽度。如果在读传输中某个字节未使能，其返回到 Avalon 总线 模块的值是不确定的。 当 chipselect 无效时，从端口必须忽略所有其它输入信号，其输出信号没有 必要置为高阻。此外，chipselect 的上升沿或 read_n 的下降沿不能用作读传输 开始的 标志 禁止坐卧标志下载饮用水保护区标志下载桥隧标志图下载上坡路安全标志下载地理标志专用标志下载 ，因为这些边沿的稳定性是没有保证的。 1.4.2.2 具有固定等待周期的从端口读传输 具有固定等待周期从端口传输使用的信号与基本读传输使用的相同，不同点 只是信号的时序。具有等待周期的从端口读传输适用于不能在一个时钟周期内提 供数据的外设。例如，若指定了一个等待周期，Avalon 总线模块在提供了有效 的地址和控制信号后，会等待一个时钟周期再捕获外设的数据。Avalon 总线模 块在每次读传输时都会等待固定数量的总线周期。 例 4.2 显示了具有单个等待周期的从端口读传输的时序。Avalon 总线模块在 第一个总线周期提供 address、byteenable、read_n 和 chipselect 信号。由于具 有等待周期，外设不必在第一个总线内提供 readdata。第一个总线周期是第一 个（也是唯一一个）等待周期。从端口可以随时捕获地址和控制信号，片上的同 步外设通常在第二个总线周期开始（等待周期结束）时的 clk 上升沿捕获地址和 控制信号。在第二个总线周期间，目标外设向 Avalon 总线模块提供 readdata。 在第三个也是最后一个时钟上升沿，Avalon 总线模块由从端口捕获 readdata。 在第三个也是最后一个时钟上升沿，Avalon 总线模块由从端口模块 readdata 并 结束总线传输。 时序说明： （A） 第一个总线周期开始于 clk 上升沿; 深圳市 21EDA 电子 www.21eda.com （B） Address 和 read_n 信号有效; （C） Avalon 总线对 address 译码，输出有效的 chipselect； （D） clk 上升沿标志着第一个且是唯一的一个等待周期结束。如果从端口是同 步的，它可以在 clk 上升沿捕获 address、read_n、和 chipselect; （E） 从端口在第二个总线周期内返回有效数据; （F） Avalon 总线在下一个 clk 上升沿捕获 readdata，读传输到此结束。另一 个总线传输可以在下一个总线周期开始。 例 4.2 具有一个固定等待周期的从端口读传输 具有单个等待周期的读传输经常用于同步的片上外设。在合理的 PLD 设计 中，模块间的接口应当通过寄存器同步。加入了一个等待周期后，外设可以在 c hipselect 有效后的下一个 clk 上升沿捕获 address、byteenable、read_n 和 chi pselect，这使得目标外设具有至少一个完整的总线周期来向 Avalon 总线模块提 供返回数据。 例 4.3 显示了具有多个等待周期的从端口读传输。它和例 4.2 几乎是一样的， 只是 Avalon 总线在由外设获取 readdata 之前等待多于一个总线周期。 深圳市 21EDA 电子 www.21eda.com 1.4.2.3 具有外设控制等待周期的从端口读传输 外设控制的等待周期使得目标外设能够根据提供数据的需要将 Avalon 总线 模块的读操作暂停任意多个总线周期。在这种传输模块下，外设向 Avalon 总线 模块提供数据所需的时间是不固定的。 例 4.4 显示了这种情况，外设控制等待周期的读传输模式使用了 waitreques t 信号。它是一个从端口的输出信号。当从端口的 read_n 信号有效后，从端口 若要延长读传输，它必须在第一个总线周期内返回 waitrequest。当 waitrquest 有效后，Avalon 总线模块便暂停工作，不再捕获 readdata。Avalon 总线模块在 waitrequest 失效后的下一个 clk 上升沿捕获 readdata。 Avalon 总线模块没有超时机制来限制从端口暂停总线的时间。当 Avalon 总 线模块暂停后，系统模块内的某个主外设也被暂停，并等待着由目标从外设返回 需要的数据。一个从端口能够将主端口永久地“挂起”。因此，外设必须保证不 会使 waitrequest 无限期地保持有效。 深圳市 21EDA 电子 www.21eda.com 时序说明： （A） 第一个总线周期开始于 clk 上升沿; （B） Address 和 read_n 信号有效; （C） Avalon 总线对 address 译码，输出有效的 chipselect； （D） 从端口在下一个 clk 上升沿之前置 waitrequest 有效 （E） Avalon 总线模块在 clk 上升沿读取 waitrequest。这时 waitrequest 有效，因而在该时钟上升沿不捕获 readdata; （F-G）waitrequest 一直保持有效，可以占用任意多个总线周期; （H） 从端口提供了有效的 readdata; （I） 从端口置 waitrequest 无效； （J） Avalon 总线在下一个 clk 上升沿捕获 readdata,读传输到此结束。另 一次总线传输可以开始于下一个总线周期。 若一个从端口采用了外设控制等待周期的读传输模式，对该端口的其它传 输模式会有一些限制，比如不能再使用建立时间和保持时间。这些限制只影响从 端口，不影响连接到 Avalon 总线模块上的其它外设。在大多数情况下，产生 w aitrequest 信号的外设是片上同步外设，不需要考虑建立时间和等待时间。 1.4.2.4 具有建立时间的从端口读传输 Avalon 总线模块按照用户设计或者外设默认，能够自动满足各个从端口信 号的建立时间要求，发起读传输的主外设不必考虑各个信号对建立时间与保持时 深圳市 21EDA 电子 www.21eda.com 间的要求。具有建立时间的从端口读传输使用的信号与基本读传输使用的相同， 不同点只是信号的时序。 这种传输方式通常用于一些片外外设，它们要求在读使能信号有效前 addr ess 和 Chipselect 信号需要稳定一段时间。一个非零的建立时间 N 意味着 add ress、byteenable_n 和 chipselect 信号提供给从端口之后，在 read_n 有效之前 有 N 个总线周期的延迟。要注意 chipselect 不受建立时间的影响，若外设对于 r ead_n 和 chipselect 都要求有建立时间，用户必须在接口中手工添加适当的逻辑 （一个与门）。 完成总线传输所需的总线周期的总数取决于建立时间和等待周期的总线周 期。例如，若一个外设具有参数 setup_Time=”2”和 Read_Wait_States=”3”，安 将花费 6 个总线周期来完成传输：2 个总线周期的建立时间，3 个总线周期的等 待周期，1 个总线周期用来捕获数据。例 4.5 显示了具有一个总线周期的建立时 间和一个固定等待周期的从端口读传输。 时序说明： （A） 第一个总线周期开始于 clk 上升沿; （B） Address 和 byteenable_n 有效，read_n 信号仍保持无效； （C） Avalon 总线对 address 译码，输出有效的 chipselect； （D） clk 上升沿标志着建立时间总线周期结束，并开始总线等待周期; （E） Avalon 总线模块置 read_n 有效; （F） clk 上升沿标志着总线等待周期结束; （H） Avalon 总线在下一个 clk 上升沿捕获 readdata,读传输到此结束。 另一次总线传输可以开始于下一个总线周期。 如果一个外设能够同时支持读和写总线传输，并且指定了建立时间，那么读 传输和写传输具有同样的建立时间。 例 4.5 具有建立时间的从端口读传输 深圳市 21EDA 电子 www.21eda.com 1.4.3 在 Avalon 总线上的从端口写传输 1.4.3.1 基本从端口写传输 和从端口读传输类似，基本从端口写传输是所有Avalon从端口写传输的基础。 所有其它 的从端口写传输模式使用的信号都包含了基本从端口写传输的信号，并扩展了基 本从端口写时序。基本从端口写传输由 Avalon 总线模块发起，由 Avalon 总线 模块向从端口传输一个单元的数据。基本从端口写传输没有延迟。 例 4.6 显示了基本从端口写传输，没有等待周期、建立时间和保持时间。 Avalon 总线模块提供 address、writedata、byteenable_n 和 write_n 信号，然 后设置 chipselect 有效。从端口在下一个时钟上升沿捕获地址、数据和控制信号， 写传输立即结束。整个传输过程仅花费一个总线周期。从外设可以在传输结束后 再花费一些总线周期来实际处理写入的数据。如果外设不能在每个总线周期都接 受数据，则需要加入等待周期。 例 4.6 基本从端口写传输 深圳市 21EDA 电子 www.21eda.com 时序说明： （A） 写传输开始于 clk 上升沿； （B） Writedata、address、byteenable_n、write_n 信号有效； （C） Avalon 总线模块对 address 译码，并向从端口设置有效的 chipsel ect； （D） 从端口在下一个 clk 上升沿捕获 writedata、address、byteenable_ n、write_n 和 chipselect，写传输到此结束。另一次读或写传输可以开始于下一个总线周期。 基本写传输只适合于同步外设，包括许多片上外设，例如 PIO 和定时器等。 基本写传 输的时序不适合于异步外设，因为包括 write_n 和 chipselect 在内的所有输出信 号同时失效，这会在片外存储器等异步外设中造成竞争冒险现象。对于这样的外 设，用户可以设定信号的保持时间，这将在后面的章节中讨论。 当 writedata 比一个字节宽时，字节使能信号 byteenable_n 可以写入特定的 字节段。Byteenable_n 是一组信号线，其中每一次对应于 writedata 的一个字节 段。Byteenable_n 通常用于片外的 16 位或 32 位字寻址的存储器设备。当写入 单个字节数据时，address 仅指定相应的字或半字地址，而 byteenable_n 精确 地指定要写入哪个字节。表 4.3 是使用 byteenable_n 的一些例子，其中假定从 端口是一个 32 位的外部存储器。 表 4.3 32 位从端口字节使能的使用 byteenable_n[3:0] 写行为 0000 Write full 32-bits 1100 Write lower 2 bytes 0011 Write upper 2 bytes 1110 Write byte 0 only 1011 Write byte 2 only 1.4.3.2 具有固定等待周期的从端口写传输 深圳市 21EDA 电子 www.21eda.com 具有固定等待周期的从端口写传输使用的信号与基本写传输使用的相同，不 同点只是信号的时序：Avalon 总线模块在每次总线传输时都会插入固定数量的 等待周期。 具有等待周期的从端口写传输通常用于不能在一个总线周期内从 Avalon 总 线模块捕获数据的外设。在边种情况下 Avalon 总线模块在第一个总线周期中提 供 address、writedata、byteenable、write_n 和 chipselect 信号。这和基本写 传输开始时一样。在等待期间，这些信号保持稳定。在固定数量的等待周期后从 端口捕获来自 Avalon 总线模块的数据。此后传输结束，Avalon 总线模块同时使 所有信号失效。 例 4.7 显示了具有一个等待周期的从端口写传输实例。 时序说明： （A） 写传输开始于 clk 上升沿； （B） Writedata、address、byteenable_n、write_n 信号有效； （C） Avalon 总线模块对 address 译码，并向从端口设置有效的 chipsele ct； （D） 在第一个（也是唯一一个）总线等待周期在该 clk 上升沿结束。所有 来自 Avalon 总线模块的信号保持不变； （E）从端口在该 clk 上升沿或之前捕获 writedata、address、byteenable_ n、write_n 和 chipselect，写传输到此结束。另一次读或写传输可以开始于下一个总线周期。 深圳市 21EDA 电子 www.21eda.com 1.4.3.2 具有外设控制等待周期的从端口写传输 外设控制等待周期使用目标外设能够根据需要将Avalon总线模块暂停任意多 个总线周 期。某些外设读取数据时所需的总线周期是不固定的。因为每次传输都可能遇到 不同的条件。这种传输模式对于这些外设非常适用。 外设控制等待周期的传输模式使用了 waitrequest 信号，它是一个从端口的 输出信号。Avalon 总线模块在第一个总线周期中提供 address、writedata、byt eenable_n、write_n、和 chipselect 信号，这和基本写传输开始时一样。从端口 若需要额外的时间来捕获数据，它必须在下一个时钟上升沿之前设置 waitreque st 有效。当 waitequest 有效后，Avalon 总线模块便暂停工作，使得 address、 writedata、byteenable_n、write_n 和 chipselect 信号保持稳定。在从端口设置 waitrequest 无效后，总线传输在下一个时钟上升沿结束。 Avalon 总线模块没有超时机制来限制从端口强制总线暂停的时间。当 Aval on 总线模块被暂停后，系统模块内的某个主外设也被暂停，并等待着从端口读 取写入的数据。这样就使得一个从外设能够将主外设永久地“挂起”。因此，外 设必须保证不会使 waitrequest 无限期地保持有效。 例 4.8 显示了一个具有外设控制等待周期的从端口写传输的实例。 时序说明： （A） 写传输开始于 clk 上升沿； （B） Address、writedata、byteenable_n、和 write_n 信号有效； （C） Avalon 总线模块对 address 译码，然后置 chipselect 有效； （D） 从端口在下一个 clk 上升沿之前置 waitrequest 有效; （E） Avalon 总线模块在该 clk 上升沿读取 waitrequest。如果 waitreque st 有效，这 个总线周期就成为一个等待周期，address、writedata、byteenable_n 和 write_ n 信号保持不变； （F-G）waitrequest 一直保持有效，这可以占用任意多个总线周期； （H） 从端口最终捕获了 writedata; （I） 从端口置 waitrequest 无效； （J） 写传输在下一个 clk 上升沿结束。另一次总线传输可以开始于下一 个总线周期。 若一个从端口采用了外设控制等待周期的写传输模式，对该端口的其它传输 模式会有一些限制，比如不能再使用建立时间和保持时间。这些限制只影响该从