第四章_原理图输入方法

nullnullFPGA应用设计第4章 原理图输入设计 方法 快递客服问题件处理详细方法山木方法pdf计算方法pdf华与华方法下载八字理论方法下载 null4.1 1位全加器设计向导4.1.1 基本设计步骤步骤1：为本项工程设计建立文件夹注意： 文件夹名不能用中文，且不可带空格。null为设计全加器 新建一个文 件夹作工作库文件夹名取为 My_prjct 注意，不可 用中文！null步骤2：输入设计项目和存盘图4-1 进入MAX+plusII，建立一个新的设计文件使用原理图输入 方法设计，必须 选择打开原理图 编辑器新建一个设 计文件null图4-2 元件输入对话框首先在这里用鼠标 右键产生此窗，并 选择“Enter Symbol” 输入一个元件然后用鼠标双 击这基本硬件库这是基本硬件库 中的各种逻辑元件也可在这里输入 元件名，如2输 入与门AND2，输 出引脚： OUTPUTnull图4-3 将所需元件全部调入原理图编辑窗连接好的原理图输出引脚： OUTPUT输入引脚： INPUT将他们连接 成半加器null图4-4 连接好原理图并存盘首先点击这里文件名取为： h_adder.gdf注意，要存在 自己建立的 文件夹中null步骤3：将设计项目设置成工程文件(PROJECT)图4-5 将当前设计文件设置成工程文件首先点击这里然后选择此项， 将当前的原理图 设计文件设置成 工程最后注意此路 径指向的改变null注意，此路径指 向当前的工程！null步骤4：选择目标器件并编译 图4-6 选择最后实现本项设计的目标器件首先选择这里器件系列选择 窗，选择ACEX1K 系列根据实验板上的 目标器件型号选 择，如选EP1K30注意，首先消去 这里的勾，以便 使所有速度级别 的器件都能显示 出来null图4-7 对工程文件进行编译、综合和适配等操作选择编译器编译窗null消去Quartus适配操作选择此项消去这里的勾null完成编译！null步骤5：时序仿真(1) 建立波形文件。首先选择此项， 为仿真测试新 建一个文件选择波形 编辑器文件null(2) 输入信号节点。图4-8 从SNF文件中输入设计文件的信号节点从SNF文件中 输入设计文件 的信号节点点击“LIST”SNF文件中 的信号节点null图4-9 列出并选择需要观察的信号节点用此键选择左窗 中需要的信号 进入右窗最后点击“OK”null图4-9 列出并选择需要观察的信号节点(3) 设置波形参量。图4-10 在Options菜单中消去网格对齐Snap to Grid的选择(消去对勾) 消去这里的勾， 以便方便设置 输入电平null(4) 设定仿真时间。图4-11 设定仿真时间选择END TIME 调整仿真时间 区域。选择60微秒 比较合适null(5) 加上输入信号。图4-12 为输入信号设定必要的测试电平或数据(6) 波形文件存盘。图4-13 保存仿真波形文件用此键改变仿真 区域坐标到合适 位置。点击‘1’，使拖黑 的电平为高电平null(7) 运行仿真器。图4-14 运行仿真器选择仿真器运行仿真器null(8) 观察分析半加器仿真波形。图4-15 半加器h_adder.gdf的仿真波形null(9) 为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器.图4-16 打开延时时序分析窗选择时序分析器输入输出 时间延迟null(10) 包装元件入库。 选择菜单“File”→“Open”，在“Open”对话框中选择原理图编辑文件选项“Graphic Editor Files”，然后选择h_adder.gdf，重新打开半加器设计文件，然后选择如图4-5中“File”菜单的“Create Default Symbol”项，将当前文件变成了一个包装好的单一元件(Symbol)，并被放置在工程路径指定的目录中以备后用。null步骤6：引脚锁定可选择键8作为半 加器的输入“a”选择实验电路结构图6选择键8作为半加 器的输入“b”可选择发光管8 作为半加器的 进位输出“co”可选择发光管8 作为半加器的 和输出“so”null选择实验板上 插有的目标器件目 标 器 件 引 脚 名 和 引 脚 号 对 照 表键8的引脚名键8的引脚名 对应的引脚号null 引脚对应情况 实验板位置 半加器信号 通用目标器件引脚名 目标器件EP1K30TC144引脚号 1、键8： a PIO13 27 2、键7 b PIO12 26 3、发光管8 co PIO23 39 4、发光管7 so PIO22 38 null步骤6：引脚锁定选择引脚 锁定选项引脚窗null此处输入 信号名此处输入 引脚名按键 “ADD”即可注意引脚属性 错误引脚名将 无正确属性！null再编译一次， 将引脚信息 进去null选择编程器， 准备将设计 好的半加器 文件下载到目 器件中去编程窗null步骤7：编程下载(1) 下载方式设定。图4-18 设置编程下载方式 在编程窗打开 的情况下选择 下载方式设置选择此项下 载方式null步骤7：编程下载(1) 下载方式设定。图4-18 设置编程下载方式 (2) 下载。图4-19 向EF1K30下载配置文件下载（配置） 成功！null若键8、7 为高电平进位“co”为‘1’ 和“so”为‘0’选择电路 模式为“6”模式选择键null步骤8：设计顶层文件(1) 仿照前面的“步骤2”，打开一个新的原理图编辑窗口图4-20 在顶层编辑窗中调出已设计好的半加器元件null(2) 完成全加器原理图设计，并以文件名f_adder.gdf存在同一目录中。(3) 将当前文件设置成Project，并选择目标器件为EPF10K10LC84-4。(4) 编译此顶层文件f_adder.gdf，然后建立波形仿真文件。图4-21 在顶层编辑窗中设计好全加器null(5) 对应f_adder.gdf的波形仿真文件，参考图中输入信号cin、bin和ain输入信号电平的设置，启动仿真器Simulator，观察输出波形的情况。(6) 锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。图4-22 1位全加器的时序仿真波形null4.1.2 设计流程归纳图4-23 MAX+plusII一般设计流程null4.1.3 补充说明1. 编译窗口的各功能项目块含义Compiler Netlist ExtractorDatabase BuilderLogic SynthesizerPartitionerTiming SNF ExtractorFitterAssembler2. 查看适配 报告 软件系统测试报告下载sgs报告如何下载关于路面塌陷情况报告535n,sgs报告怎么下载竣工报告下载 null4.2 2位十进制数字频率计设计4.2.1 设计有时钟使能的两位十进制计数器(1) 设计电路原理图。图4-24 用74390设计一个有时钟使能的两位十进制计数器null(2) 计数器电路实现图4-25 调出元件74390 图4-26 从Help中了解74390的详细功能null(3) 波形仿真图4-27 两位十进制计数器工作波形null4.2.2 频率计主结构电路设计图4-28 两位十进制频率计顶层设计原理图文件null图4-29 两位十进制频率计测频仿真波形null4.2.3 测频时序控制电路设计图4-30 测频时序控制电路图4-31 测频时序控制电路工作波形null4.2.4 频率计顶层电路设计图4-32 频率计顶层电路原理图(文件：ft_top.gdf)null图4-33 频率计工作时序波形null4.2.5 设计项目的其他信息和资源配置(1) 了解设计项目的结构层次图4-34 频率计ft_top项目的设计层次null(2) 了解器件资源分配情况图4-35 适配报告中的部分内容图4--36 芯片资源编辑窗null(3) 了解设计项目速度/延时特性图4-37 寄存器时钟特性窗图4-38 信号延时矩阵表null(4) 资源编辑(5) 引脚锁定图 4-39 Device View窗nullLCs手工分配：图4-40 适配器设置图4-41 手工分配LCsnull4.3 参数 转速和进给参数表a氧化沟运行参数高温蒸汽处理医疗废物pid参数自整定算法口腔医院集中消毒供应 可设置LPM兆功能块4.3.1 基于LPM_COUNTER的数控分频器设计图4-42 数控分频器电路原理图null当d[3..0]=12(即16进制数：C)时的工作波形。图4-43 数控分频器工作波形null4.3.2 基于LPM_ROM的4位乘法器设计图4-44 用LPM_ROM设计的 4位乘法器原理图null(1) 用文本编辑器编辑mif文件null图4-46 LPM_ROM构成的乘法器仿真波形图4-45 LPM_ROM参数设置窗口null(2) 用初始化存储器编辑窗口编辑mif文件图4-47 在Initialize Memory窗口中编辑乘法表地址/数据null4.4 波形输入设计方法图4-48 待设计电路的预设输入输出波形图4-49 打开wdf波形文件编辑器null图4-50 输入待设计电路的信号名null图4-51 输入信号名及其端口属性null图4-52 输出时序信号设置null实 验 实验4-1 原理图输入设计8位全加器1) 实验目的：熟悉利用MAX+plusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。 (2) 原理说明：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与机临的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。 null实验4-1 原理图输入设计8位全加器(3) 实验内容1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。建议实验电路选择附图1-7，键1、2、3(PIO0/1/2)分别接ain、bin、cin；发光管D2、D1(PIO9/8)分别接sum和cout。 (4) 实验内容2，建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。建议实验电路选择附图1-3，键2、键1输入8位加数；键4、键3输入8位被加数；数码6/5显示加和；D8显示进位cout。null实验4-1 原理图输入设计8位全加器(5) 思考题：为了提高加法器的速度，如何改进以上设计的进位方式？ (6) 实验报告：详细叙述8位加法器的设计流程；给出各层次的原理图及其对应的仿真波形图；给出加法器的延时情况；最后给出硬件测试流程和结果。null实验4-2 用原理图输入法设计8位十进制频率计(1) 实验目的：熟悉原理图输入法中74系列等宏功能元件的使用方法，掌握更复杂的原理图层次化设计技术和数字系统设计方法。完成8位十进制频率机的设计，学会利用实验系统上的FPGA/CPLD验证较复杂设计项目的方法。 (2) 原理说明：利用第2节介绍的2位计数器模块连接它们的计数进位，用4个计数模块就能完成一个8位有时钟使能的计数器；对于测频控制器的控制信号，在仿真过程中应该注意它们可能的毛刺现象。最后按照第2节中的设计流程和方法即可完成全部设计。 null实验4-1 原理图输入设计8位全加器(3) 实验内容1：首先按照本章第2节介绍的方法与流程，完成2位频率计的设计，包括原理图输入、编译、综合、仿真、硬件测试等，然后进行硬件测试，建议实验电路选择附图1-2，数码2和1显示输出频率值，待测频率F_IN接clock0；测频控制时钟CLK接clock2，若选择clock2 = 8Hz，门控信号CNT_EN的脉宽恰好为1秒。 (4) 实验内容2：建立一个新的原理图设计层次，在完成实验内容1的基础上将其扩展为8位频率计，仿真测试该频率计待测信号的最高频率，并与实测的结果进行比较。null实验4-1 原理图输入设计8位全加器(5) 思考题：为了产生测频控制信号，还有什么其他更简单的电路可以获得图4-31的波形？提示CNT_EN 的反向信号可看作LOCK信号。 (6) 实验附加题1：完成习题4-10和习题4-14的设计和硬件实验验证。 (7) 实验附加题2：分析图4-53的工作原理、各元件模块的功能以及各端口信号的功能。用原理图输入方式完成该图所示电路的设计、时序仿真和硬件实验验证，并说明图4-53的电路功能，给出其仿真波形和硬件测试方法。 (8) 实验报告：详细给出各层次的原理图、工作原理、电路的仿真波形图和波形分析，详述硬件实验过程和实验结果。null选择电路 模式1输入被加数 高4位：A7-A4 6 = 0110输入被加数 低4位：A3-A0 4 = 0100输入加数高4 位：B7-B4 8 =1000输入加数低4 位：B3-B0 4 =0100和高位输 出E：1110和低位输 出8：1000nullA5+5A+1（最低进位） =100（16进制）溢出进位输入最低进位位null实验4-3 LPM模块使用图4-53 实验4-2电路原理图 null(1) 实验目的：掌握LPM模块的参数设置方法以及设计和应用方法。 (2) 原理说明：数控分频器和乘法器的设计原理已在本章第3节中作了详细描述。 (3) 实验内容1：按照第3节介绍的流程和设计原理，分别使用LPM_COUNTER和LPM_ROM设计8位数控分频器和4位乘法器。然后进行波形仿真和硬件测试、建议实验电路选择附图1-3。 (4) 实验内容2：按照以上流程和要求分别对LPM库中的先进先出寄存器LPM_FIFO、乘法器LPM_MULT、双口随机存储器LPM_RAM_DQ和移位寄存器LPM_SHIFTREG进行仿真测试与硬件实验验证。 (5) 实验报告：按照实验4-2的要求完成实验报告。实验4-3 LPM模块使用