Verilog写的跑马灯程序 - benbenshou的日志 - 网易博客
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FPGA/CPLD学习 2008-12-20 21:26:37 阅读1062 评论1 字号: 大 中 小 订阅
Verilog写的跑马灯程序
在EP2C5上跑的。
程序:
/********************************版权声明**************************************
** 鸿翔电子有限公司
**
** http://www.mcuhx.com
**
**-------------------------------------------文件信息----------------------------------------------------------
** 文件名称: LED1.v
** 创建者:
** 创建日期: 2008. 7.5
** 版本号: V3.0
** 功能描述: 实现流水灯功能
**
**--------------------------------------修改文件的相关信息--------------------------------------------------
** 修改人:
** 修改日期:
** 版本号:
** 修改内容:
**
*******************************************************************************/
module LED1(
sysclk,
reset,
ledout
);
input sysclk; //系统时钟
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input reset; //复位
output [1:0] ledout; //LED输出
reg [1:0] ledout;
reg [1:0] state; //显示状态机?
reg divclk;
reg [25:0] divclk_cnt; //分频计数寄存器
/********************************************************************************
** 模块名称:
** 功能描述:对系统时钟进行分频
********************************************************************************/
always@(posedge sysclk) //把系统时钟分频,产生0.5S的时钟
begin
if(divclk_cnt==26'd12000000)
begin
divclk =~ divclk;
divclk_cnt = 0;
end
else
begin
divclk_cnt = divclk_cnt+1'b1;
end
end
always@(posedge divclk or negedge reset) //利用状态机转换产生流水灯效果
begin
if(reset==0)
begin
ledout <= 2'b00;
state <= 2'b01;
end
else
begin
case(state)
2'b01:
begin
ledout <= 2'b01;
state <= 4'b10;
end
2'b10:
begin
ledout <= 2'b10;
state <= 4'b01;
end
default:
begin
ledout <= 2'b00;
state <= 2'b01;
end
endcase
end
end
endmodule
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zlchen89
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2009-11-06 15:40零度燃烧
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超赞!!!
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input5:
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input0_(1):
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input3:
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