第2章_'C54x的硬件结构

nullnull第2章 TMS320C54x的硬件结构2.1 ’C54x的基本结构 2.2 ’C54x的主要特性和外部引脚 2.3 ’C54x的内部总线结构 2.4 ’C54x的中央处理器 2.5 ’C54x的存储空间结构 2.6 ’C54x的片内外设电路 2.7 ’C54x的系统控制 2.8 ’C54x的外部总线2.1 ’C54x的基本结构2.1 ’C54x的基本结构 TMS320C54x（简称’C54x）是TI公司为实现低功耗、高速实时信号处理而专门设计的16位定点数字信号处理器，采用改进的哈佛结构，具有高度的操作灵活性和运行速度，适应于远程通信等实时嵌入式应用的需要，现已广泛地应用于无线电通信系统中。 2.1 ’C54x的基本结构2.1 ’C54x的基本结构1. ’C54x的主要优点 ① 模块化结构设计，使派生器件得到了更快的发展。 ② 采用先进的IC制造工艺，降低了芯片的功耗,提高了芯片的性能。 ③ 采用先进的静态设计技术，进一步降低了功耗，使芯片具有更强的应用能力。2. ’C54x的内部结构 2. ’C54x的内部结构 TMS320C54x的组成 中央处理器CPU I/O功能扩展接口 内部总线控制 特殊功能寄存器 数据存储器RAM 程序存储器ROM 串行口主机通信接口HPI 定时系统 中断系统 2. ’C54x的内部结构 2. ’C54x的内部结构 TMS320C54x的硬件结构图2.2 ’C54x的主要特性2.2 ’C54x的主要特性 2.2.1 ’C54x的主要特性 1．CPU 采用先进的多总线结构，通过1组程序总线、3组数据总线和4组地址总线来实现。 40位算术逻辑运算单元ALU，包括1个40位桶形移位寄存器和2个独立的40位累加器。 17×17位并行乘法器，与40位专用加法器相连,可用于进行非流水线的单周期乘法-累加运算。 2.2.1 ’C54x的主要特性 2.2.1 ’C54x的主要特性 1．CPU 比较、选择、存储单元（CSSU），可用于Viterbi译码器的加法-比较-选择运算。 指数编码器，是一个支持单周期指令EXP（P60）的专用硬件。可以在一个周期内计算40位累加器数值的指数。 配有两个地址生成器，包括8个辅助寄存器和2个辅助寄存器算术运算单元（ARAU）。 2.2.1 ’C54x的主要特性 2.2.1 ’C54x的主要特性 2．存储器 可访问的最大存储空间为192K×16位，即64K字的程序存储器、64K字的数据存储器以及64K字的I/O空间。 片内ROM，可配置为程序存储器和数据存储器。 片内RAM有两种类型，即双寻址RAM（DARAM）和单寻址RAM（SARAM）。 2.2.1 ’C54x的主要特性 2.2.1 ’C54x的主要特性 3．指令系统 支持单指令重复和块指令重复操作 支持存储器块传送指令 支持32位长操作数指令 具有支持2操作数或3个操作数的读指令 具有能并行存储和并行加载的算术指令 支持条件存储指令及中断快速返回指令 2.2.1 ’C54x的主要特性 2.2.1 ’C54x的主要特性 4．在片外围电路（P12\P13） 具有软件可编程等待状态发生器 设有可编程分区转换逻辑电路 带有内部振荡器或外部时钟源的片内锁相环（PLL）发生器 支持全双工操作的串行口，可进行8位或16位串行通信2.2.1 ’C54x的主要特性 2.2.1 ’C54x的主要特性 4．在片外围电路 16位可编程定时器 设有与主机通信的8位并行接口（HPI） 具有外部总线判断控制，以断开外部的数据总线、地址总线和控制信号 数据总线具有总线保持器特性 2.2.1 ’C54x的主要特性 2.2.1 ’C54x的主要特性 5．电源 具有多种节电模式。 可用IDLE1、IDLE2和IDLE3指令来控制芯片功耗，使CPU工作在省电方式。 可在软件控制下，禁止CLKOUT输出信号。 6．片内仿真接口 具有符合IEEE1149.1 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 的片内仿真接口。 2.2.1 ’C54x的主要特性 2.2.1 ’C54x的主要特性 7．速度 5.0V电压的器件，其速度可达到40MIPS，指令周期时间为25ns。 3.3V电压的器件，其速度可达到80MIPS，指令周期时间为12.5ns。 2.5V电压的器件，其速度可达到100MIPS，指令周期时间为10ns。 1.8V电压的器件，其速度可达到200MIPS，每个核的指令周期时间为10ns。 2.3 ’C54x的内部总线结构 2.3 ’C54x的内部总线结构 TMS320C54x的结构是以8组16位总线为核心，形成了支持高速指令执行的硬件基础。 1组程序总线PB 3组数据总线CB、DB、EB 4组地址总线PAB、CAB、DAB、EAB 总线结构 1．程序总线PB1．程序总线PB 主要用来传送取自程序存储器的指令代码和立即操作数。 PB总线既可以将程序空间的操作数据（如系数表）送至数据空间的目标地址中，以实现数据移动，也可以将程序空间的操作数据传送乘法器和加法器中，以便执行乘法-累加操作。 null2．数据总线CB 、DB和EB 3条数据总线分别与不同功能内部单元相连接。 如：CPU、程序地址产生逻辑PAGEN、数据地址产生逻辑 DAGEN、片内外设和数据存储器等。 CB和DB用来传送从数据存储器读出的数据； EB用来传送写入存储器的数据。 3．地址总线PAB、CAB、DAB和EAB 用来提供执行指令所需的地址。’C54x读/写操作占用总线情况（P14）’C54x读/写操作占用总线情况（P14） 2.4 ’C54x的中央处理器CPU 2.4 ’C54x的中央处理器CPUCPU是DSP器件的核心部件，它的性能直接关系到DSP器件的性能。 ’C54x的CPU采用了流水线指令执行结构和相应的并行结构设计，使其能在一个指令周期内，高速地完成多项算术运算。 nullCPU包括下列基本部件： ① 40位算术逻辑运算单元ALU； ② 2个40位的累加器A和B； ③支持-16~31位移位范围的桶形移位寄存 器； ④能完成乘法-加法运算的乘法累加器MAC； ⑤ 16位暂存寄存器T； ⑥ 比较、选择、存储单元CSSU； ⑦ 指数译码器； ⑧ CPU状态和控制寄存器。 2.4.1 算术逻辑运算单元ALU 2.4.1 算术逻辑运算单元ALU ’C54x使用40位的算术逻辑运算单元和2个40位累加器，可完成宽范围的算术逻辑运算。 ’C54x的大多数算术逻辑运算指令都是单周期指令，其运算结果通常自动送入目的累加器A或B。 但在执行存储器到存储器的算术逻辑运算指令时,其运算结果则存入指令指定的目的存储器。 ALU的功能框图 ALU的功能框图 null1．ALU的输入和输出 根据输入源的不同，ALU采用不同的输入方式。 (1) ALU的X输入源 ① 来自桶形移位寄存器输出的操作数； ② 来自数据总线DB中的操作数。 (2) ALU的Y输入源 ① 来自累加器A中的数据； ② 来自累加器B中的数据； ③ 来自数据总线CB中的操作数； ④ 来自T寄存器中的操作数。 null(3) ALU的输出 ALU的输出为40位运算结果，通常被送至累加器A或B。 null2．溢出处理（P15） ALU的饱和逻辑可以对运算结果进行溢出处理。当发生溢出时，将运算结果调整为最大正数（正向溢出）或最大负数（负向溢出）。 ① 若OVM（P18）=0，则对ALU的运算结果不作任何调整，直接送入累加器； ② 若OVM=1，则对ALU的运行结果进行调整。 当正向溢出时，将32位最大正数00 7FFFFFFFH装入累加器； 当负向溢出时，将32位最大负数FF 80000000H装入累加器。 ③状态寄存器ST0中与目标累加器相关的溢出标志OVA（P18）或OVB（P18）被置1。null3．进位位C 进位位C的功能： ALU有一个与运算结果有关的进位位C，位于ST0的11位。进位位C受大多数ALU操作指令的影响，包括算术操作、循环操作和移位操作。 ① 用来指明是否有进位发生； ② 用来支持扩展精度的算术运算； ③ 可作为分支、调用、返回和条件操作的执行 条件。 注意：① 进位位C不受装载累加器操作、逻辑操作、非算术运算和控制指令的影响； ② 可通过寄存器操作指令RSBX（P70）和SSBX对其进行置位和复位。null4．双16位算术运算 若要将ST1中的C16置位，则ALU进行双16位算术运算，即在一个机器周期内完成两个16位数的算术运算，进行两次16位加法或两次16位减法运算。 5．其他控制位 除SXM、OVM、C、C16、OVA、OVB外，ALU还有两个控制位。 TC——测试/控制标志，位于ST0的12位； ZA/ZB——累加器结果为0标志位。 2.4.2 累加器A和B 2.4.2 累加器A和B ’C54x芯片有两个独立的40位累加器A和B，可以作为ALU或MAC的目标寄存器，存放运算结果，也可以作为ALU或MAC的一个输入。 在执行并行指令（LD||MAC）和一些特殊指令（MIN和MAX）时，两个累加器中的一个用于装载数据，而另一个用于完成运算。 2.4.2 累加器A和B 2.4.2 累加器A和B 1. 累加器结构保护位：AG、BG 39~32，作为算术计算时的数据位余量，以防止迭代运算中的溢出。 高阶位：AH、BH 31~16；低阶位：AL、 BL 15~0。 2.4.2 累加器A和B 2.4.2 累加器A和B 2.带移位的累加器存储操作 先将累加器内容移位，再将高16位存入存储器。 右移存储：AG(BG)右移AH(BH)，AH(BH)存入存储器； 左移存儲：AL(BL)左移AH(BH)，AH(BH)存入存储器。 注意：① 移位操作是在存储累加器内容的过程中 同时完成的； ② 移位操作是在移位寄存器中完成的，累 加器的内容保持不变。null【例2.4.1】累加器A=FF 0123 4567H，执行带移位的STH（P72）和STL指令后，求暂存器T和A的内容。 STH A， 8， T ; A的内容左移8位，AH存入T0 12 3 4 5 6 7 0 0 2 3 4 5 T = 2345H， A=FF 0123 4567H STH A，-8， T ; A的内容右移8位，AH存入T4 5 2 3 0 1 F F F FF F 0 1T = FF01H， A=FF 0123 4567H STL A，8， T ; A的内容左移8位，AL存入T0 12 3 4 5 6 7 0 0 6 7 0 0T = 6700H， A=FF 0123 4567H STL A，-8， T ; A的内容右移8位，AL存入T4 5 2 3 0 1 F F F F2 3 4 5T = 2345H， A=FF 0123 4567H2.4.3 桶形移位寄存器 2.4.3 桶形移位寄存器 TMS320C54x的40位桶形移位寄存器主要用于累加器或数据区操作数的定标。它能将输入数据进行0~31位的左移和0~16位的右移。所移动的位数可由ST1中的ASM或被指定的暂存器T决定。 null1. 组成框图 ① 多路选择器MUX 用来选择输入数据。 ② 符号控制SC 用于对输入数据进行符号位扩展。 ③ 移位寄存器 用来对输入的数据进行定标和移位。 ④ 写选择电路 用来选择最高有效字和最低有效字。 MUXMUXMUX符号控制SC符号控制SC移位寄存器 (-16~31)移位寄存器 (-16~31)移位寄存器 (-16~31)移位寄存器 (-16~31)写选择 MSW/LSW写选择 MSW/LSW写选择 MSW/LSWnull2．桶形移位寄存器的输入 通过多路选择器MUX来选择输入信号。 ① 取自DB数据总线的16位输入数据； ② 取自DB和CB扩展数据总线的32位输入数据； ③ 来自累加器A或B的40位输入数据。 3．桶形移位寄存器的输出 ① 输出至ALU的一个输入端 ； ② 经写MSW/LSW选择电路输出至EB总线。 4．桶形移位寄存器的功能4．桶形移位寄存器的功能主要用于 格式 pdf格式笔记格式下载页码格式下载公文格式下载简报格式下载 化操作，为输入的数据定标 。 ① 在进行ALU运算之前，对输入数据进行数据定标； ② 对累加器进行算术或逻辑移位； ③ 对累加器进行归一化处理； ④ 在累加器的内容存入数据存储器之前，对存储数 据进行定标。 5．桶形移位寄存器的操作5．桶形移位寄存器的操作(1) 控制操作数的符号位扩展 根据SXM位控制操作数进行符号位的扩展。 若操作数为有符号数，则 当SXM=1时，完成符号位扩展； 当SXM=0时，禁止符号位扩展。 若操作数为无符号数，则不考虑SXM位，不执行符号位的扩展。 (2) 控制操作数的移位(2) 控制操作数的移位根据指令中的移位数，控制操作数进行移位操作。移位数用二进制补码表示，正值时完成左移，负值时完成右移。 移位数的形式： ① 5位立即数，取值范围：-16~15； ② ST1中的ASM位，取值范围：-16~15； ③ 暂存器T中的低6位数值，取值范围：-16~31。 这种移位操作能使CPU完成数据的定标、位提取、扩展算术和溢出保护等操作。 null【例2.4.2】 对累加器A执行不同的移位操作。 ADD A, - 4，B ；A右移4位后加到B中 ADD A, ASM，B ；A按ASM移位后加到B中 NORM A ；按T的数值对A进行归一化 例如，40位累加器A中的定点数为FF FFFF F001。 桶形移位寄存器和指数译码器可以将累加器中的数值在一个周期内进行归一化处理。 ① 先用EXP　A指令，求得它的指数为13H，存放在T寄存器中。(p60) ② 然后再执行NORM　A指令，可在单个周期内将原来的定点数分成尾数FF 8008 0000和指数13H两个部分。 null2.4.4 乘法-累加单元MAC ’C54x的乘法-累加单元MAC是由乘法器、加法器、符号控制、小数控制、零检测器、舍入器、饱和逻辑和暂存器几部分组成。 null MAC单元具有强大的乘法-累加运算功能，可在一个流水线周期内完成1次乘法运算和1次加法运算。在数字滤波（FIR和IIR滤波）以及自相关等运算中，使用乘法-累加运算指令可以大大提高系统的运算速度。 1. 乘法器1. 乘法器（1）乘法器的输入 MAC单元包含一个17X17位硬件乘法器，可完成有符号数和无符号数的乘法运算。 XM输入： ① 取自数据总线DB的数据存储器操作数； ② 来自暂存器T的操作数； ③ 来自累加器A的32~16位操作数。 YM输入： ① 来自数据总线DB的数据存储器操作数； ② 来自数据总线CB的数据存储器操作数； ③ 来自程序总线PB的程序存储器操作数； ④ 来自累加器A的32~16位操作数。1. 乘法器1. 乘法器（2）乘法器的输出 乘法器的输出经小数控制电路接至加法器的XA输入端。 （3）乘法器的操作 MAC单元的乘法器能进行有符号数、无符号数以及有符号数与无符号数的乘法运算。 2. 专用加法器2. 专用加法器在MAC单元中，专用加法器用来完成乘积项的累加运算。 专用加法器 加法器 零检测器 舍入器 溢出/饱和逻辑电路舍入器：用来对运算结果进行舍入处理，即将目标累加器中的内容加上215，然后将累加器的低16位清零。 2.4.5 比较、选择和存储单元CSSU （P13）2.4.5 比较、选择和存储单元CSSU （P13）比较电路COMP状态转移寄存器TRN 状态比较寄存器TC 多路选择器MUXMUXMUXCOMPCOMPTRNTRNTCTC2.4.5 比较、选择和存储单元CSSU 2.4.5 比较、选择和存储单元CSSU CSSU单元主要完成累加器的高阶位与低阶位之间最大值的比较，即选择累加器中较大的字，并存储在数据存储器中。 工作过程： ① 比较电路COMP将累加器A或B的高阶位与低阶位进行比较； ② 比较结果分别送入TRN和TC中， 记录 混凝土 养护记录下载土方回填监理旁站记录免费下载集备记录下载集备记录下载集备记录下载 比较结果以便程序调试； ③ 比较结果输出至写选择电路，选择较大的数据； ④ 将选择的数据通过总线EB存入指定的存储单元。 null例如，CMPS指令可以对累加器的高阶位和低阶位进行比较，并选择较大的数存放在指令所指定的存储单元中。 指令格式： CMPS A，*AR1 功能：对累加器A的高16位字（AH）和低16位字（AL）进行比较， 若AH>AL，则AH→*AR1，TRN左移1位，0→TRN(0)，0→TC； 若AH