EDA复习总结计划题终

精品文档精品文档PAGEPAGE19精品文档PAGE《电子设计自动化》复习题一．选择题1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是_____C__。CPLD即是现场可编程逻辑器件的英文简称；CPLD是基于查找表结构的可编程逻辑器件；早期的CPLD是从GAL的结构扩展而来；在Altera公司生产的器件中，FLEX10K系列属CPLD结构；2．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___C______是错误的。A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的；综合是纯软件的转换过程，与器件硬件结构无关；为实现系统的速度、面积、性能的 要求 对教师党员的评价套管和固井爆破片与爆破装置仓库管理基本要求三甲医院都需要复审吗 ，需要对综合加以约束，称为综合约束。3．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为_____B_____。提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；提供设计的最总产品----掩膜；以网表文件的形式提交用户，完成了综合的功能块；都不是。4．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的___B___。原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；原理图输入设计方法无法对电路进行功能描述；原理图输入设计方法一般是一种自底向上的设计方法；原理图输入设计方法也可进行层次化设计。5．嵌套使用IF语句，其综合结果可实现_____A___。带优先级且条件相与的逻辑电路；条件相或的逻辑电路；三态控制电路；双向控制电路。6．电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行速度----即速度优化；指出下列那种方法不属于速度优化：___A________。A.资源共享B.流水线设计C.寄存器配平D.关键路径法7．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。FPGA是基于乘积项结构的可编程逻辑器件；FPGA是全称为复杂可编程逻辑器件；基于SRAM的FPGA器件，在每次上电后必须进行一次配置；在Altera公司生产的器件中，MAX7000系列属FPGA结构。8．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____D______。器件外部特性；器件的综合约束；器件外部特性与内部功能；器件的内部功能。9．不完整的IF语句，其综合结果可实现___A_____。A.时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路10．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化）行速度（即速度优化）；指出下列哪些方法是面积优化___B______。①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平路径法，以及提高运⑥关键A.①③⑤B.②③④C.②⑤⑥D.①④⑥11．下列标识符中，____B______是不合法的标识符。A.State0B.9moonC.Not_Ack_0D.signall12．关于VHDL中的数字，请找出以下数字中最大的一个：____A______。2#1111_1110#8#276#10#170#16#E#E113．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为____D______。提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；提供设计的最总产品----模型库；以网表文件的形式提交用户，完成了综合的功能块；都不是。14．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是___C____。PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。敏感信号参数表中，不一定要列出进程中使用的所有输入信号；进程由说明部分、结构体部分、和敏感信号三部分组成；当前进程中声明的变量不可用于其他进程。15．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___B________。A.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。16．下列标识符中，____B______是不合法的标识符。A.State0B.9moonC.Not_Ack_0D.signall17．下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程：B原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试请指出AlteraCyclone系列中的EP1C6Q240C8这个器件是属于__A_____FPGAB.CPLDC.CPUCPLD的可编程是主要基于什么结构：。DA.查找表（LUT）；ROM可编程；PAL可编程；与或阵列可编程；20.流水线设计是一种优化方式，下列哪一项对资源共享描述正确_C。面积优化方法，不会有速度优化效果速度优化方法，不会有面积优化效果面积优化方法，可能会有速度优化效果速度优化方法，可能会有面积优化效果21.在VHDL语言中，下列对时钟边沿检测描述中，错误的是__D_____。A.ifclk’eventandclkthen=‘1’B.iffalling_edge(clk)thenC.ifclk’eventandclk=‘0’then’stableandnotclk=‘1’then22.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列那种方法是速度优化____A_____。A.流水线设计B.资源共享C.逻辑优化D.串行化PLD的可编程主要基于请指出下列两种可编程逻辑基于的可编程结构：FPGA基于____A_______CPLD基于_____B_______A.LUT结构或者B.乘积项结构：下列优化方法中那两种是速度优化方法：____B__________、___D___A.资源共享B.流水线C.串行化D.关键路径优化FPGA的可编程是主要基于什么结构：___A_______A.查找表（LUT）B.ROM可编程C.PAL可编程D.与或阵列可编程26.串行化设计是一种优化方式，下列哪一项对串行化设计描述正确：____C_____面积优化方法，同时有速度优化效果速度优化方法，不会有面积优化效果面积优化方法，不会有速度优化效果速度优化方法，可能会有面积优化效果27.关于VHDL中的数字，请找出以下数字中数值最小的一个：___C_______A.2#1111_1110#B.8#276#C.10#170#D.16#E#E1大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：____D___A.CPLD是基于查找表结构的可编程逻辑器件CPLD即是现场可编程逻辑器件的英文简称早期的CPLD是从FPGA的结构扩展而来在Xilinx公司生产的器件中，XC9500系列属CPLD结构基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：____D_____A．①②③④B.②①④③C．④③②①D．②④③①核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于固IP的正确描述为：____D______A．提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路B．提供设计的最总产品——模型库C．以可执行文件的形式提交用户，完成了综合的功能块D．都不是31.在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：___D____A．PROCESS为一无限循环语句B．敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C．当前进程中声明的变量不可用于其他进程32．进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成，对于信号和变量的说法，哪一个是不正确的：___A______A．信号用于作为进程中局部数据存储单元B．变量的赋值是立即完成的C．信号在整个结构体内的任何地方都能适用D．变量和信号的赋值符号不一样VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：___D____A．IEEE库B．VITAL库C．STD库D．WORK工作库34.下列4个VHDL标识符中正确的是：__D_____A．10#128#B．16#E#E1C．74HC124D．X_16二、EDA名词解释，写出下列缩写的中文（或者英文）含义：HDL硬件描述语言CPLD复杂可编程逻辑器件LUT显示查找表ASIC专用集成电路SOC单芯片系统VHDL超高速集成电路硬件描述语言FPGA现场可编程门阵列RTL寄存器传输级SOPC单芯片可编程系统EAB嵌入式阵列块JTAG联合测试工作组GAL通用阵列逻辑IP知识产权核或知识产权模块LPM参数化模块库UART通用异步守法传输器ISP互联网提供商IEEE电气和电子工程师协会18.LABlibrary库19.EDA电子设计自动化技术20.Synthesis分析与综合三．VHDL程序填空：1．下面程序是带异步复位、同步置数和移位使能的8位右移移位寄存器的VHDL描述，试补充完整。libraryieee;sreg8bisport(load,enclk,rst:instd_logic;:instd_logic;din:in_std-logic-vector__(7downto0);qbendsreg8b;:outstd_logic);architecturebehavofsreg8bissignalreg8:std_logic_vector(7downto0);beginprocess(clk,rst,load,en)beginifrst='1'then――异步清零reg8<=other=>’0’;elsifclkeventandlk=’1’then――边沿检测ifload='1'then――同步置数reg8<=din;elsifen='1'then――移位使能reg8(6downto0)<=reg(7downto1);endif;__endif____;endprocess;reg8__――输出最低位qb<=_____;endbehav;2.下面程序是n输入与门的VHDL描述，试补充完整。__library___ieee;useandnisgeneric--类属参数声明___(n:integer);port(a:instd_logic_vector(_n-1_downto0);c:outstd_logic);end;___architecture____behavof_anda____is--结构体声明beginprocess(__a__)_varible_int:std_logic;--变量声明begin_’1’int:=_--变量赋初值___;forIina'length–1downto0loop--循环判断ifa(i)='0'thenint:='0';endif;endloop;c<=_int____;--输出判断结果endprocess;endbehav;3.下面程序是8位分频器程序设计的VHDL描述，试补充完整。LIBRARYIEEE;--8位分频器程序设计USEPULSEISPORT(CLK:INSTD_LOGIC;:INstd-logic=vector(7DOWNTO0);FOUT:OUTSTD_LOGIC);END;ARCHITECTUREoneOF__pulse______ISSIGNALFULL:STD_LOGIC;BEGINP_REG:PROCESS(CLK)__7__variable_______________CNT8:STD_LOGIC_VECTOR(__DOWNTO0);BEGINIF__clk’eventandclk=’1’THENIFCNT8=""THENCNT8_:=d_______;--当CNT8计数计满时，输入数据D被同步预置给计数器CNT8FULL<='1';--同时使溢出标志信号FULL输出为高电平ELSECNT8___:=cnt8+1__________;--否则继续作加1计数FULL<='0';--且输出溢出标志信号FULL为低电平ENDIF;ENDIF;ENDPROCESSP_REG;full_________)P_DIV:PROCESS(___VARIABLECNT2:STD_LOGIC;BEGINIFFULL'EVENTANDFULL='1'THENCNT2__<=notcnt2_;--如果溢出标志信号FULL为高电平，D触发器输出取反IFCNT2='1'THENFOUT<='1';ELSEFOUT<='0';ENDIF;ENDIF;ENDPROCESSP_DIV;END;下面程序是8位通用寄存器的VHDL描述，试补充完整。LIBRARYieee;USEunicntrISPORT(clock,serinl,serinr:INStd_logic;--serialinputsmode:INStd_logic_vector(2DOWNTO0);--modecontroldatain:IN;std-logic-vector(7downto2)--parallelinputsdataout:out:Std_logic_vector(7DOWNTO0));--paralleloutputsENDunicntr;ARCHITECTUREbhvOFunicntrISSIGNALint_reg:Std_logic_vector(7DOWNTO0);BEGINPROCESS(__clk_______,datain,serinl,serinr)BEGINIFrising_edge(clock)THENCASEmodeISWHEN"000"=>int_reg<=_____other=>’0’________;--resetWHEN"001"=>int_reg<=datain;--parallelloadWHEN"010"=>int_reg<=int_reg+1;--countupWHEN"011"=>int_reg<=int_reg-1;--countdownWHEN"100"=>int_reg<=_int-reg(6downto0_)&serinl_____;--shiftleftWHEN"101"=>int_reg<=serinr&int_reg(7DOWNTO1);--shiftrightWHENothers=>NULL;ENDCASE;______endif_______________;ENDPROCESS;___dataout<=int-reg_______;--connectinternalregistertodataoutportENDbhv;下面程序是一个16位数控分频器的VHDL描述，试补充完整。___LIBRARY_______IEEE;USE_IEEE。;ENTITYPULSE16ISPORT(CLK:INSTD_LOGIC;LOAD:INSTD_LOGIC;:IN_STD_LOGIC____;FOUT:OUTSTD_LOGIC);END;___ARCHITECTURE_____oneOFPULSE16ISSIGNALFULL:STD_LOGIC;BEGINP_REG:PROCESS(CLK)__VARIABLE____CNT16:STD_LOGIC_VECTOR(15DOWNTO0);BEGINIFCLK'EVENTANDCLK='1'THENIF__LOAD_=’1’THENCNT16:=D;FULL<='0';--LOAD高电平置数ELSEIFCNT16="111"THENCNT16:=D;FULL<='1';ELSECNT16:=_CNT16+1__________;--计数加1FULL<='0';ENDIF;ENDIF;__________________;ENDPROCESSP_REG;P_DIV:PROCESS(________)--溢出信号为敏感信号VARIABLECNT2:STD_LOGIC;BEGINIF____________________________________THEN--FULL上升沿判断CNT2:=NOTCNT2;FOUT<=CNT2;ENDIF;ENDPROCESSP_DIV;END;以下程序是一个BCD码表示0～99计数器的VHDL描述，试补充完整。libraryieee;usecnt100bisport(clk,rst,en:instd_logic;cq:outstd_logic_vector(7downto0);cout:outstd_logic);endentitycnt100b;--计数输出--进位输出_architecture_bhvofcnt100bisbeginprocess(clk,rst,en)__variable_______cqi:std_logic_vector(7downto0);beginifrst='1'thencqi:=_(others=>’0’)________;--计数器清零复位elseif_clk’eventandclk=’1’____________then--上升沿判断ifen='1'thenifcqi(3downto0)<"1001"then--比较低4位______;--计数加1_cqi:=cqi+1_____elseifcqi(7downto4)<"1001"then--比较高4位cqi:=cqi+16;elsecqi:=(others=>'0');endif;__cqi(3downto0)_:=”0000”__________;低4位清零endif;endif;___endif_________;endif;ifcqi=__””_________then--判断进位输出cout<='1';elsecout<='0';endif;__cq<=cqi__________;endprocess;endarchitecturebhv;四、VHDL程序改错：仔细阅读下列程序，回答问题LIBRARYIEEE;--1USE--2ENTITYLED7SEGIS--3PORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);--4CLK:INSTD_LOGIC;--5LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));--6ENDLED7SEG;--7ARCHITECTUREoneOFLED7SEGIS--8vector3downto0);--9SIGNALTMP:STD_LOGIC-BEGIN--10SYNC:PROCESS(CLK,A)--11BEGIN--12IFCLK'EVENTANDCLK='1'THEN--13TMP<=A;--14ENDIF;--15ENDPROCESS;--16OUTLED:PROCESS(TMP)--17BEGIN--18CASETMPIS--19WHEN"0000"=>LED7S<="0111111";--20WHEN"0001"=>LED7S<="0000110";--21WHEN"0010"=>LED7S<="1011011";--22WHEN"0011"=>LED7S<="1001111";--23WHEN"0100"=>LED7S<="1100110";--24WHEN"0101"=>LED7S<="1101101";--25WHEN"0110"=>LED7S<="1111101";--26WHEN"0111"=>LED7S<="0000111";--27WHEN"1000"=>LED7S<="1111111";--28WHEN"1001"=>LED7S<="1101111";--29Whenothers=>nullENDCASE;--30ENDPROCESS;--31ENDone;在程序中存在两处错误，试指出，并说明理由：在编译时，提示的错误为：Error:Line14:Filef:\upload\eda\maxplusii\my_proj\s8_5\:Typeerror:typeinwaveformelementmustbe"std_logic"Error:Line19:Filef:\upload\eda\maxplusii\my_proj\s8_5\:VHDLsyntaxerror:expectedchoicesincasestatement修改相应行的程序（如果是缺少语句请指出大致的行数）：2.仔细阅读下列程序，回答问题LIBRARYIEEE;USEENTITYCNT10ISPORT(CLK:INSTD_LOGIC;6Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCNT10;ARCHITECTUREbhvOFCNT10ISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)BEGIN12IFRISING_EDGE(CLK)begin13IFQ1<9THEN14Q1<=Q1+1;15ELSE16Q1<=(OTHERS=>'0');17ENDIF;18ENDIF;ENDPROCESS;Q<=Q1;ENDbhv;1）.在编译时，提示的第一条错误为：Error:Line12:Filee:\mywork\test\:VHDLsyntaxerror:IfstatementmusthaveTHEN,butfoundBEGINinstead指出并修改相应行的程序（如果是缺少语句请指出大致的行数）：错误1行号3：程序改为：：use错误2行号12程序改为：ifrising-edge(clk)then（2）本题程序为EDA实验中的示例程序，仔细阅读程序，回答问题。1.对该程序进行编译时出现错误提示：“VHDLDesignFile“schmust”containanentityofthesamename.”这是什么原因如何修改（3）修改问题1的错误后，如果编译时出现“Can’topenVHDL“WORK””这样的错误提示。这又是什么原因，如何修改3.仔细阅读下列程序，回答下面的问题libraryieee;--1use--2entityschkis--3port(din,clk,clr:instd_logic;--串行输入数据位/工作时钟/复位信号--4ab:outstd_logic_vector(3downto0)--检测结果输出--5);--6endschk;--7architecturebhvofschkis--8signalq:integerrange0to8;--9signald:std_logic_vector(7downto0);--8位待检测预置数--10begin--11d="";--8位待检测预置数--12process(clk,clr)--13begin--14ifclr='1'thenq<=0;--15elseifclk'eventandclk='1'then--16caseqis--17when0=>ifdin=d(7)thenq<=1;elseq<=0;endif;--18when1=>ifdin=d(6)thenq<=2;elseq<=0;endif;--19when2=>ifdin=d(5)thenq<=3;elseq<=0;endif;--20when3=>ifdin=d(4)thenq<=4;elseq<=0;endif;--21when4=>ifdin=d(3)thenq<=5;elseq<=0;endif;--22when5=>ifdin=d(2)thenq<=6;elseq<=0;endif;--23when6=>ifdin=d(1)thenq<=7;elseq<=0;endif;--24when7=>ifdin=d(0)thenq<=8;elseq<=0;endif;--25whenothers=>q<=0;--26endcase;--27endif;--28endprocess;--29process(q)--30begin--31ifq=8thenab<="1010";--32elseab<="1011";--33endif;--34endprocess;--35endbhv;--36在上述程序代码中存在两处错误，编译时出现如下提示，试修改错误：:VHDLsyntaxerror:unexpectedsignal“d”inConcurrentStatementPartError:Line29:Filef:\eda\:VHDLsyntaxerror:ifstatementmusthaveENDIF,butfoundPROCESSinstead错误1行号：12程序改为：错误2行号：16程序改为：D<=”1100101”ELSIF4.仔细阅读下列程序，回答问题LIBRARYIEEE;USE;USEENTITYLED7CNTISPORT(CLR:INSTD_LOGIC;06CLK:INSTD_LOGIC;07LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0);08ENDLED7CNT;ARCHITECTUREoneOFLED7CNTISSIGNALTMP:STD_LOGIC_VECTOR(3DOWNTO0);BEGINCNT:PROCESS(CLR,CLK)BEGIN14IFCLR='1'THEN15TMP<=0;TMP<=(OTHERS=>’0’);16ELSIFCLK'EVENTANDCLK='1'THEN17TMP<=TMP+1;18ENDIF;ENDPROCESS;OUTLED:PROCESS(TMP)BEGIN22CASETMPIS23WHEN"0000"=>LED7S<="0111111";24WHEN"0001"=>LED7S<="0000110";25WHEN"0010"=>LED7S<="1011011";26WHEN"0011"=>LED7S<="1001111";27WHEN"0100"=>LED7S<="1100110";28WHEN"0101"=>LED7S<="1101101";29WHEN"0110"=>LED7S<="1111101";30WHEN"0111"=>LED7S<="0000111";31WHEN"1000"=>LED7S<="1111111";32WHEN"1001"=>LED7S<="1101111";33WHENOTHERS=>LED7S<=(OTHERS=>'0');34ENDCASE;ENDPROCESS;ENDone;1）在程序中存在两处错误，试指出，并说明理由：2）提示：编译时报出的第一条错误为：Error:Line15:File***/:Typeerror:typeinwaveformelementmustbe“std_logic_vector第行，错误：改正：第行，错误：改正：仔细阅读下列程序，回答问题1LIBRARYIEEE;2USEUSEENTITYCNT4IS5PORT(CLK:INSTD_LOGIC;6Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCNT4;ARCHITECTUREbhvOFCNT4ISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)BEGI12THENIFRISING_EDGE(CLK)13IFQ1<15THEN14Q1<=Q1+1;15ELSE16Q1<=(OTHERS=>'0');17ENDIF;18ENDIF;ENDPROCESS;Q<=Q1;ENDbhv;221）在程序中存在两处错误，试指出，并说明理由：2）在编译时，提示的第一条错误为：Error:Line12:Filee:\mywork\test\:VHDLsyntaxerror:IfstatementmusthaveTHEN,butfoundBEGINinstead仔细阅读下列程序，回答问题LIBRARYIEEE;--1USECNT10IS--2PORT(CLK,RST,EN:INSTD_LOGIC;--3CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);--4COUT:OUTSTD_LOGIC);--5ENDCNT10;--6ARCHITECTUREbehavOFCNT10IS--7BEGIN--8PROCESS(CLK,RST,EN)--9VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);--10BEGIN--11IFRST='1'THEN--12CQI:=(OTHERS=>'0');--13Elsif--14CLK'EVENTANDCLK='1'THEN--15IFEN='1'THEN--16IFCQI<"1001"THEN--17CQI:=CQI+1;--18ELSE--19CQI:=(OTHERS=>'0');--20ENDIF;--21ENDIF;--22ENDIF;--23IFCQI="1001"THENCOUT<='1';--24ELSECOUT<='0';--25ENDIF;--26CQ<=CQI;--27ENDPROCESS;--28ENDbehav;--291）在程序中存在两处错误，试指出，并说明理由：在QUARTUSII中编译时，其中一条提示的错误为：Error(Line18):VHDLerrorat(18):can'tdeterminedefinitionofoperator""+""--found0possibledefinitions（2）修改相应行的程序（如果是缺少语句请指出大致的行数）：错误1行号：程序改为：错误2行号：程序改为：五、VHDL程序设计：设计一数据选择器MUX,其系统模块图和功能表如下图所示。试采用下面三种语句来描述该数据选择器MUX的结构体。SEL(1:0)SELCOUT00AxorBAIN(1:0)01AorBCOUT(1:0)BIN(1:0)MUX10AnorB11AnandBOTHERS“XX”(a)用if语句。(b)用case语句。(c)用whenelse语句。Libraryieee;UsemymuxisPort(sel:instd_logic_vector(1downto0);--选择信号输入Ain,Bin:instd_logic_vector(1downto0);--数据输入Cout:outstd_logic_vector(1downto0));Endmymux;2.阅读下列VHDL程序，画出相应信号的波形并分析clk_out的功能：LIBRARYIEEE;USEthreeISPORT(clk_in:INSTD_LOGIC;clk_out:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFthreeISSIGNALtemp1,temp2:STD_LOGIC_VECTOR(1DOWNTO0);BEGINP1:PROCESS(clk_in)BEGINIFrising_edge(clk_in)THENCASEtemp1ISWHEN"00"=>temp1<="01";WHEN"01"=>temp1<="10";WHEN"10"=>temp1<="00";WHENOTHERS=>temp1<="00";ENDCASE;ENDIF;ENDPROCESSP1;P2:PROCESS(clk_in)BEGINIFfalling_edge(clk_in)THENCASEtemp2ISWHEN"00"=>temp2<="01";WHEN"01"=>temp2<="10";WHEN"10"=>temp2<="00";WHENOTHERS=>temp2<="00";ENDCASE;ENDIF;ENDPROCESSP2;clk_out<=temp1(1)ortemp2(1);ENDbhv;设计一个参数可定制带计数使能异步复位的递增计数器：参数n位宽为n位输入端口：data并行置数端，位宽为n位load装载信号en计数使能信号clk时钟信号rst异步复位信号输出端口：qout计数器输出端，位宽为n位N-bitUpCounterwithLoad,CountEnable,andAsynchronousReset4.设计一个N输入的并入串出左移移位寄存器参数：N并行输入数据位宽为N输入端口：DIN并行输入数据LOAD装载信号，高电平装载CLK时钟信号输出端口：YOUT移位输出，1位5.根据原理图写出相应的VHDL程序：6.根据原理图写出相应的VHDL程序：xinINPUTDFFORDFFDQDOUTPUTyoutQclkINPUT根据原理图写出相应的VHDL程序：8．所有实验的VHDL程序；