关闭

关闭

封号提示

内容

首页 唐朔飞组成原理课后习题答桉.pdf

唐朔飞组成原理课后习题答桉.pdf

唐朔飞组成原理课后习题答桉.pdf

上传者: sakata 2010-12-01 评分 5 0 196 27 891 暂无简介 简介 举报

简介:本文档为《唐朔飞组成原理课后习题答桉pdf》,可适用于高等教育领域,主题内容包含第页共页第三章什么是总线?总线传输有何特点?为了减轻总线负载总线上的部件应具备什么特点?解:总线是多个部件共享的传输部件。总线传输的特点是:某一时刻符等。

第页共页第三章什么是总线?总线传输有何特点?为了减轻总线负载总线上的部件应具备什么特点?解:总线是多个部件共享的传输部件。总线传输的特点是:某一时刻只能有一路信息在总线上传输即分时使用。为了减轻总线负载总线上的部件应通过三态驱动缓冲电路与总线连通。讲评:围绕“为减轻总线负载”的几种说法:应对设备按速率进行分类各类设备挂在与自身速率相匹配的总线上应采用多总线结构总线上只连接计算机的五大部件总线上的部件应为低功耗部件。上述措施都无法从根上(工程上)解决问题且增加了许多不必要(或不可能)的限制。总线上的部件应具备机械特性、电器特性、功能特性、时间特性这是不言而喻的。为什么要设置总线判优控制?常见的集中式总线控制有几种?各有何特点?哪种方式响应时间最快?哪种方式对电路故障最敏感?解:总线判优控制解决多个部件同时申请总线时的使用权分配问题常见的集中式总线控制有三种:链式查询、计数器查询、独立请求特点:链式查询方式连线简单易于扩充对电路故障最敏感计数器查询方式优先级设置较灵活对故障不敏感连线及控制过程较复杂独立请求方式判优速度最快但硬件器件用量大连线多成本较高。解释下列概念:总线的主设备(或主模块)、总线的从设备(或从模块)、总线的传输周期和总线的通信控制。解:总线的主设备(主模块)指一次总线传输期间拥有总线控制权的设备(模块)总线的从设备(从模块)指一次总线传输期间配合主设备完成第页共页传输的设备(模块)它只能被动接受主设备发来的命令总线的传输周期总线完成一次完整而可靠的传输所需时间总线的通信控制指总线传送过程中双方的时间配合方式。试比较同步通信和异步通信。解:同步通信由统一时钟控制的通信控制方式简单灵活性差当系统中各部件工作速度差异较大时总线工作效率明显下降。适合于速度差别不大的场合异步通信不由统一时钟控制的通信部件间采用应答方式进行联系控制方式较同步复杂灵活性高当系统中各部件工作速度差异较大时有利于提高总线工作效率。为什么说半同步通信同时保留了同步通信和异步通信的特点?解:半同步通信既能像同步通信那样由统一时钟控制又能像异步通信那样允许传输时间不一致因此工作效率介于两者之间。为什么要设置总线标准?你知道目前流行的总线标准有哪些?什么叫plugandplay?哪些总线有这一特点?解:总线标准的设置主要解决不同厂家各类模块化产品的兼容问题目前流行的总线标准有:ISA、EISA、PCI等plugandplay即插即用EISA、PCI等具有此功能。画一个具有双向传输功能的总线逻辑图。解:此题实际上是要求设计一个双向总线收发器设计要素为三态、双向、使能等控制功能的实现可参考LS等总线收发器芯片内部电路。设数据总线上接有A、B、C、D四个寄存器要求选用合适的系列芯片完成下列逻辑设计:()设计一个电路在同一时间实现DA、DB和DC寄存器间的传送()设计一个电路实现下列操作:T时刻完成D总线第页共页T时刻完成总线AT时刻完成A总线T时刻完成总线B。解:()采用三态输出的D型寄存器LS做A、B、C、D四个寄存器其输出可直接挂总线。A、B、C三个寄存器的输入采用同一脉冲打入。注意OE为电平控制与打入脉冲间的时间配合关系为:现以位总线为例设计此电路如下图示:()寄存器设置同()由于本题中发送、接收不在同一节拍因此总线需设锁存器缓冲锁存器采用LS(电平使能输入)。节拍、脉冲配合关系如下:节拍、脉冲分配逻辑如下:节拍、脉冲时序图如下:以位总线为例电路设计如下:(图中A、B、C、D四个寄存器与数据总线的连接方法同上。)第四章存储器的层次结构主要体现在什么地方?为什么要分这些层次?计算机如何管理这些层次?答:存储器的层次结构主要体现在Cache主存和主存辅存这两个存储层次上。Cache主存层次在存储系统中主要对CPU访存起加速作用即从整体运行的效果分析CPU访存速度加快接近于Cache的速度而寻址空间和位价却接近于主存。主存辅存层次在存储系统中主要起扩容作用即从程序员的角度看他所使用的存储器其容量和位价接近于辅存而速度接近于主存。综合上述两个存储层次的作用从整个存储系统来看就达到了速度快、容量大、位价低的优化效果。主存与CACHE之间的信息调度功能全部由硬件自动完成。而主存辅存层次的调度目前广泛采用虚拟存储技术实现即将主存与辅存的一第页共页部份通过软硬结合的技术组成虚拟存储器程序员可使用这个比主存实际空间(物理地址空间)大得多的虚拟地址空间(逻辑地址空间)编程当程序运行时再由软、硬件自动配合完成虚拟地址空间与主存实际物理空间的转换。因此这两个层次上的调度或转换操作对于程序员来说都是透明的。说明存取周期和存取时间的区别。解:存取周期和存取时间的主要区别是:存取时间仅为完成一次操作的时间而存取周期不仅包含操作时间还包含操作后线路的恢复时间。即:存取周期=存取时间恢复时间什么是存储器的带宽?若存储器的数据总线宽度为位存取周期为ns则存储器的带宽是多少?解:存储器的带宽指单位时间内从存储器进出信息的最大数量。存储器带宽=ns位=M位秒=MBS=M字秒注意字长(位)不是位。(注:本题的兆单位来自时间=)某机字长为位其存储容量是KB按字编址它的寻址范围是多少?若主存以字节编址试画出主存字地址和字节地址的分配情况。解:存储容量是KB时按字节编址的寻址范围就是KB则:按字寻址范围=K=K字按字节编址时的主存地址分配图如下:讨论:、一个存储器不可能有两套地址注意字长位不是位不能按字节编址、本题与IBM、PDP机无关、按字寻址时地址仍为位′(:地址位单元K个按字编址K空间。)、字寻址的单位为字不是B。、按字编址的地址范围为~K空间为K字按字节编址的地址范围为~K空间为KB。不能混淆、画存储空间分配图时要画出上限。第页共页一个容量为K位的存储器其地址线和数据线的总和是多少?当选用下列不同规格的存储芯片时各需要多少片?K位K位K位K位K位K位解:地址线和数据线的总和==根各需要的片数为:K:KK==片K:KK==片K:KK==片K:KK=片K:KK==片K:KK==片讨论:地址线根数与容量为的幂的关系在此为根:=根)′数据线根数与字长位数相等在此为根。(不是的幂的关系。什么叫刷新?为什么要刷新?说明刷新有几种方法。解:刷新对DRAM定期进行的全部重写过程刷新原因因电容泄漏而引起的DRAM所存信息的衰减需要及时补充因此安排了定期刷新操作常用的刷新方法有三种集中式、分散式、异步式。集中式:在最大刷新间隔时间内集中安排一段时间进行刷新分散式:在每个读写周期之后插入一个刷新周期无CPU访存死时间异步式:是集中式和分散式的折衷。讨论:、刷新与再生的比较:共同点:动作机制一样。都是利用DRAM存储元破坏性读操作时的重写过程实现操作性质一样。都是属于重写操作。区别:解决的问题不一样。再生主要解决DRAM存储元破坏性读出时的信息重写问题第页共页刷新主要解决长时间不访存时的信息衰减问题。操作的时间不一样。再生紧跟在读操作之后时间上是随机进行的刷新以最大间隔时间为周期定时重复进行。动作单位不一样。再生以存储单元为单位每次仅重写刚被读出的一个字的所有位刷新以行为单位每次重写整个存储器所有芯片内部存储矩阵的同一行。芯片内部IO操作不一样。读出再生时芯片数据引脚上有读出数据输出刷新时由于CAS信号无效芯片数据引脚上无读出数据输出(唯RAS有效刷新内部读)。鉴于上述区别为避免两种操作混淆分别叫做再生和刷新。、CPU访存周期与存取周期的区别:CPU访存周期是从CPU一边看到的存储器工作周期他不一定是真正的存储器工作周期存取周期是存储器速度指标之一它反映了存储器真正的工作周期时间。、分散刷新是在读写周期之后插入一个刷新周期而不是在读写周期内插入一个刷新周期但此时读写周期和刷新周期合起来构成CPU访存周期。、刷新定时方式有种而不是种一定不要忘了最重要、性能最好的异步刷新方式。半导体存储器芯片的译码驱动方式有几种?解:半导体存储器芯片的译码驱动方式有两种:线选法和重合法。线选法:地址译码信号只选中同一个字的所有位结构简单费器材重合法:地址分行、列两部分译码行、列译码线的交叉点即为所选单元。这种方法通过行、列译码信号的重合来选址也称矩阵译码。可大大节省器材用量是最常用的译码驱动方式。画出用位的存储芯片组成一个容量为K位的存储器逻辑框图。要求将K分成个页面每个页面分组指出共需多少片存储芯片。解:设采用SRAM芯片总片数=K位位==片题意分析:本题设计的存储器结构上分为总体、页面、组三级因此画图时也应分三级画。首先应确定各级的容量:页面容量=总容量页面数第页共页=K位=K位组容量=页面容量组数=K位=K位组内片数=组容量片容量=K位K位=片地址分配:页面逻辑框图:(字扩展)存储器逻辑框图:(字扩展)讨论:页选地址取A、A页内片选取A~A′(页内组地址不连贯?)不分级画问题:′、不合题意、芯片太多难画、无页译码:译码选组。′页选直接联到芯片问题:、SRAM一般只一个片选端、译码输出负载能力需考虑。附加门电路组合级译码信号′(应利用译码器使能端输入高一级的译码选通信号)不设组选页选同时选组(组)并行存取?′组译码无页选输入′′片芯片合为一体画文字叙述代替画图′地址线、数据线不标信号名及信号序号。′设有一个K位的RAM芯片试问该芯片共有多少个基本单元电路(简称存储基元)?欲设计一种具有上述同样多存储基元的芯片要求对芯片字长的选择应满足地址线和数据线的总和为最小试确定这种芯片的地址线和数据线并说明有几种解答。解:第页共页存储基元总数=K位=K位=位思路:如要满足地址线和数据线总和最小应尽量把存储元安排在字向因为地址位数和字数成的幂的关系可较好地压缩线数。设地址线根数为a数据线根数为b则片容量为:ab=b=a若a=b=总和==a=b=总和==a=b=总和==a=b=总和==…………由上可看出:片字数越少片字长越长引脚数越多。片字数、片位数均按的幂变化。结论:如果满足地址线和数据线的总和为最小这种芯片的引脚分配方案有两种:地址线=根数据线=根或地址线=根数据线=根。采用字、位扩展技术设计′某位微型机地址码为位若使用K位的RAM芯片组成模块板结构的存储器试问:()该机所允许的最大主存空间是多少?()若每个模块板为K位共需几个模块板?()每个模块板内共有几片RAM芯片?()共有多少片RAM?()CPU如何选择各模块板?解:()=K则该机所允许的最大主存空间是K位(或KB)()模块板总数=KK=块()板内片数=K位K位==片()总片数=片=片()CPU通过最高位地址译码选板次高位地址译码选片。地址格式分配第页共页如下:讨论:不对板译码、片译码分配具体地址位′′板内片选设位地址不设板选个板同时工作总线分时传送′位芯片′板通过:译码器组成K′设CPU共有根地址线根数据线并用MREQ(低电平有效)作访存控制信号RW作读写命令信号(高电平为读低电平为写)。现有下列存储芯片:ROM(K位K位K位)RAM(K位K位K位)及译码器和其他门电路(门电路自定)。试从上述规格中选用合适芯片画出CPU和存储芯片的连接图。要求:()最小K地址为系统程序区~地址范围为用户程序区()指出选用的存储芯片类型及数量()详细画出片选逻辑。解:()地址空间分配图:()选片:ROM:K位:片RAM:K位:片()CPU和存储器连接逻辑图及片选逻辑:讨论:)选片:当采用字扩展和位扩展所用芯片一样多时选位扩展。理由:字扩展需设计片选译码较麻烦而位扩展只需将数据线按位引出即可。本题如选用KROM片选要采用二级译码实现较麻烦。当需要RAM、ROM等多种芯片混用时应尽量选容量等外特性较为一致的芯片以便于简化连线。)应尽可能的避免使用二级译码以使设计简练。但要注意在需要二级译码时如果不使用会使选片产生二义性。)片选译码器的各输出所选的存储区域是一样大的因此所选芯片的字容量应一致如不一致时就要考虑二级译码。另外如把片选译码输出“或”起来使用也第页共页是不合理的。)其它常见错误:的C输入端接地(相当于把当译码器用不合理)′′EPROM的PD端接地(PD为功率下降控制端当输入为高时进入功率下降状态。因此PD端的合理接法是与片选端CS并联。)′ROM连读写控制线WE(ROM无读写控制端)CPU假设同上题现有片K位的RAM芯片与CPU相连试回答:()用译码器画出CPU与存储芯片的连接图()写出每片RAM的地址范围()如果运行时发现不论往哪片RAM写入数据后以AH为起始地址的存储芯片都有与其相同的数据分析故障原因。()根据()的连接图若出现地址线A与CPU断线并搭接到高电平上将出现什么后果?解:()CPU与存储器芯片连接逻辑图:()地址空间分配图:()如果运行时发现不论往哪片RAM写入数据后以AH为起始地址的存储芯片(第片)都有与其相同的数据则根本的故障原因为:该存储芯片的片选输入端很可能总是处于低电平。可能的情况有:)该片的CS端与WE端错连或短路)该片的CS端与CPU的MREQ端错连或短路)该片的CS端与地线错连或短路在此假设芯片与译码器本身都是好的。()如果地址线A与CPU断线并搭接到高电平上将会出现A恒为“”的情况。此时存储器只能寻址A=的地址空间(奇数片)A=的另一半地址空间(偶数片)将永远访问不到。若对A=的地址空间(偶数片)进行访问只能错误地访问到A=的对应空间(奇数片)中去。第页共页某机字长位常规的存储空间为K字若想不改用其他高速的存储芯片而使访存速度提高到倍可采取什么措施?画图说明。解:若想不改用高速存储芯片而使访存速度提高到倍可采取多体交叉存取技术图示如下:体交叉访问时序:什么是“程序访问的局部性”?存储系统中哪一级采用了程序访问的局部性原理?解:程序运行的局部性原理指:在一小段时间内最近被访问过的程序和数据很可能再次被访问在空间上这些被访问的程序和数据往往集中在一小片存储区在访问顺序上指令顺序执行比转移执行的可能性大(大约:)。存储系统中Cache主存层次采用了程序访问的局部性原理。Cache做在CPU芯片内有什么好处?将指令Cache和数据Cache分开又有什么好处?答:Cache做在CPU芯片内主要有下面几个好处:)可提高外部总线的利用率。因为Cache在CPU芯片内CPU访问Cache时不必占用外部总线)Cache不占用外部总线就意味着外部总线可更多地支持IO设备与主存的信息传输增强了系统的整体效率)可提高存取速度。因为Cache与CPU之间的数据通路大大缩短,故存取速度得以提高将指令Cache和数据Cache分开有如下好处:)可支持超前控制和流水线控制有利于这类控制方式下指令预取操作的完成)指令Cache可用ROM实现以提高指令存取的可靠性)数据Cache对不同数据类型的支持更为灵活既可支持整数(例位)也可支持浮点数据(如位)。补充讨论:Cache结构改进的第三个措施是分级实现如二级缓存结构即在片内Cache(L)和主存之间再设一个片外Cache(L)片外缓存既可以弥补片内缓存容量不够大的缺点又可在主存与片内缓存间起到平滑速度差的作用加速片内缓存的调入调出速度(主存LL)。第页共页设某机主存容量为MBCache容量为KB每字块有个字每字位设计一个四路组相联映象(即Cache每组内共有个字块)的Cache组织要求:()画出主存地址字段中各段的位数()设Cache的初态为空CPU依次从主存第、、……号单元读出个字(主存一次读出一个字)并重复按此次序读次问命中率是多少?()若Cache的速度是主存的倍试问有Cache和无Cache相比速度提高多少倍?答:()由于容量是按字节表示的则主存地址字段格式划分如下:()由于题意中给出的字地址是连续的故()中地址格式的最低位不参加字的读出操作。当主存读号字单元时将主存号字块(~)调入Cache(组x号块)主存读号字单元时将号块(~)调入Cache(组x号块)……主存读号单元时将号块(~)调入Cache(组x号块)。共需调次就把主存中的个数调入Cache。除读第遍时CPU需访问主存次外以后重复读时不需再访问主存。则在个读操作中:访Cache次数=()=次Cache命中率=()设无Cache时访主存需时T(T为主存周期)加入Cache后需时:()TTT′T倍则:TT有Cache和无Cache相比速度提高倍左右。画出RZ、NRZ、NRZ、PE、FM写入数字串的写入电流波形图。解:以写入为例比较调频制和改进调频制的写电流波形图。解:写电流波形图如下:第页共页比较:)FM和MFM写电流在位周期中心处的变化规则相同)MFM制除连续一串“”时两个周期交界处电流仍变化外基本取消了位周期起始处的电流变化)FM制记录一位二进制代码最多两次磁翻转MFM制记录一位二进制代码最多一次磁翻转因此MFM制的记录密度可提高一倍。上图中示出了在MFM制时位周期时间缩短一倍的情况。由图可知当MFM制记录密度提高一倍时其写电流频率与FM制的写电流频率相当)由于MFM制并不是每个位周期都有电流变化故自同步脉冲的分离需依据相邻两个位周期的读出信息产生自同步技术比FM制复杂得多。画出调相制记录的驱动电流、记录磁通、感应电势、同步脉冲及读出代码等几种波形。解:注意:)画波形图时应严格对准各种信号的时间关系。)读出感应信号不是方波而是与磁翻转边沿对应的尖脉冲)同步脉冲的出现时间应能“包裹”要选的读出感应信号才能保证选通有效的读出数据信号并屏蔽掉无用的感应信号。)最后读出的数据代码应与写入代码一致。磁盘组有六片磁盘每片有两个记录面存储区域内径厘米外径厘米道密度为道厘米内层密度为位厘米转速转分问:()共有多少存储面可用?()共有多少柱面?()盘组总存储容量是多少?()数据传输率是多少?解:()若去掉两个保护面则共有:=个存储面可用()有效存储区域=()=cm第页共页柱面数=道cm=道=p()内层道周长=cm道容量=位cmcm=B面容量=B道=B盘组总容量=B面=B()转速=转秒=转秒数据传输率=B转秒=BS注意:)计算盘组容量时一般应去掉上、下保护面的精度选取不同将引起答案不同一般取两位小数p)盘组总磁道数(=一个盘面上的磁道数))柱面数)数据传输率与盘面数无关)数据传输率的单位时间是秒不是分。某磁盘存储器转速为转分共有个记录盘面每毫米道每道记录信息字节最小磁道直径为mm共有道求:()磁盘存储器的存储容量()最高位密度(最小磁道的位密度)和最低位密度()磁盘数据传输率()平均等待时间。解:()存储容量=道B道面=B()最高位密度=pB=Bmm=位mm(向下取整)最大磁道直径=mm道道=mmmm=mm第页共页p最低位密度=B=Bmm=位mm(向下取整)()磁盘数据传输率=B转分=B转秒=BS()平均等待时间==ms讨论:、本题给出的道容量单位为字节因此算出的存储容量单位也是字节而不是位、由此算出的位密度单位最终应转换成bpm(位毫米)、平均等待时间是磁盘转半圈的时间与容量无关。第五章IO有哪些编址方式?各有何特点?解:常用的IO编址方式有两种:IO与内存统一编址和IO独立编址特点:IO与内存统一编址方式的IO地址采用与主存单元地址完全一样的格式IO设备和主存占用同一个地址空间CPU可像访问主存一样访问IO设备不需要安排专门的IO指令。IO独立编址方式时机器为IO设备专门安排一套完全不同于主存地址格式的地址编码此时IO地址与主存地址是两个独立的空间CPU需要通过专门的IO指令来访问IO地址空间。讨论:IO编址方式的意义:IO编址方式的选择主要影响到指令系统设计时IO指令的安排因此描述其特点时一定要说明此种IO编址方式对应的IO指令设置情况。′IO与内存统一编址方式将IO地址看成是存储地址的一部分占用主存空间问题:确切地讲IO与内存统一编址的空间为总线空间IO所占用的是内存第页共页的扩展空间。IO独立编址方式有明显的IO地址标识′而IO与内存统一的编址方式没有问题:无论哪种编址方式IO地址都是由相应的指令提供的而地址本身并没有特殊的标识。简要说明CPU与IO之间传递信息可采用哪几种联络方式?它们分别用于什么场合?答:CPU与IO之间传递信息常采用三种联络方式:直接控制(立即响应)、同步、异步。适用场合分别为:直接控制适用于结构极简单、速度极慢的IO设备CPU直接控制外设处于某种状态而无须联络信号。同步方式采用统一的时标进行联络适用于CPU与IO速度差不大近距离传送的场合。异步方式采用应答机制进行联络适用于CPU与IO速度差较大、远距离传送的场合。讨论:注意IO交换方式、IO传送分类方式与IO联络方式的区别:串行、并行IO传送方式常用于描述IO传送宽度的类型IO交换方式主要讨论传送过程的控制方法IO联络方式主要解决传送时CPU与IO之间如何取得通信联系以建立起操作上的同步配合关系。′同步方式适用于CPU与IO工作速度完全同步的场合。问题:IO要达到与CPU工作速度完全同步一般是不可能的。同步方式的实质是“就慢不就快”如采用同步方式一般CPU达不到满负荷工作。字符显示器的接口电路中配有缓冲存储器和只读存储器各有何作用?解:显示缓冲存储器的作用是支持屏幕扫描时的反复刷新只读存储器作为字符发生器使用他起着将字符的ASCII码转换为字形点阵信息的作用。某计算机的IO设备采用异步串行传送方式传送字符信息。字符信息的格式为一位起始位、七位数据位、一位校验位和一位停止位。若要求每秒钟传送个字符那么该设备的数据传送速率为多少?解:=位秒=波特第页共页波特是数据传送速率波特率的单位。注:题意中给出的是字符传送速率即:字符秒。要求的是数据传送速率串行传送时一般用波特率表示。两者的区别:字符传送率是数据的“纯”有效传送率不含数据格式信息波特率是“毛”传送率含数据格式信息。什么是IO接口为什么要设置IO接口?IO接口如何分类?解:IO接口一般指CPU和IO设备间的连接部件IO接口分类方法很多主要有:按数据传送方式分有并行接口和串行接口两种按数据传送的控制方式分有程序控制接口、程序中断接口、DMA接口三种。结合程序查询方式的接口电路说明其工作过程。解:程序查询接口工作过程如下(以输入为例):开命令接收门选中发SEL信号设备选择器译码接口地址总线)CPU发IO地址设备开始工作接口向设备发启动命令D置B置)CPU发启动命令DBR)CPU等待输入设备读出数据B置D置接口)外设工作完成完成信号CPU控制总线)准备就绪信号)输入:CPU通过输入指令(IN)将DBR中的数据取走若为输出除数据传送方向相反以外其他操作与输入类似。工作过程如下:开命令接收门选中发SEL信号设备选择器译码接口地址总线)CPU发IO地址)输出:CPU通过输出指令(OUT)将数据放入接口DBR中设备开始工作接口向设备发启动命令D置B置)CPU发启动命令)CPU等待输出设备将数据从DBR取走B置D置接口)外设工作完成完成信号CPUCPU可通过指令再次向接口DBR输出数据进行第二次传送。控制总线)准备就绪信号说明中断向量地址和入口地址的区别和联系。解:第页共页中断向量地址和入口地址的区别:向量地址是硬件电路(向量编码器)产生的中断源的内存地址编号中断入口地址是中断服务程序首址。中断向量地址和入口地址的联系:中断向量地址可理解为中断服务程序入口地址指示器(入口地址的地址)通过它访存可获得中断服务程序入口地址。(两种方法:在向量地址所指单元内放一条JUM指令主存中设向量地址表。参考)讨论:硬件向量法的实质:当响应中断时为了更快、更可靠的进入对应的中断服务程序执行希望由硬件直接提供中断服务程序入口地址。但在内存地址字较长时这是不可能的。因此由硬件先提供中断源编号、再由编号间接地获得中断服务程序入口地址。这种中断源的编号即向量地址。由于一台计算机系统可带的中断源数量很有限因此向量地址比内存地址短得多用编码器类逻辑部件实现很方便。在什么条件下IO设备可以向CPU提出中断请求?解:IO设备向CPU提出中断请求的条件是:IO接口中的设备工作完成状态为(D=)中断屏蔽码为(MASK=)且CPU查询中断时中断请求触发器状态为(INTR=)。什么是中断允许触发器?它有何作用?解:中断允许触发器是CPU中断系统中的一个部件他起着开关中断的作用(即中断总开关则中断屏蔽触发器可视为中断的分开关)。在什么条件和什么时间CPU可以响应IO的中断请求?解:CPU响应IO中断请求的条件和时间是:当中断允许状态为(EINT=)且至少有一个中断请求被查到则在一条指令执行完时响应中断。某系统对输入数据进行取样处理每抽取一个输入数据CPU就要中断处理一次将取样的数据存至存储器的缓冲区中该中断处理需P秒。此外缓冲区内每存储N个数据主程序就要将其取出进行处理这个处理需Q秒。试问该系统可以跟踪到每秒多少次中断请求?解:这是一道求中断饱和度的题要注意主程序对数据的处理不是中断处理因第页共页此Q秒不能算在中断次数内。N个数据所需的处理时间=PNQ秒平均每个数据所需处理时间=(PNQ)N秒求倒数得:该系统跟踪到的每秒中断请求数=N(PNQ)次。在程序中断方式中磁盘申请中断的优先权高于打印机。当打印机正在进行打印时磁盘申请中断请求。试问是否要将打印机输出停下来等磁盘操作结束后打印机输出才能继续进行?为什么?解:这是一道多重中断的题由于磁盘中断的优先权高于打印机因此应将打印机输出停下来等磁盘操作结束后打印机输出才能继续进行。因为打印机的速度比磁盘输入输出的速度慢并且暂停打印不会造成数据丢失。讨论:′打印机不停理由有如下几种:打印内容已存入打印机缓存′问题:)如果打印机无缓存呢?)如果打印机有缓存还需要用程序中断方式交换吗?(应用DMA)由于在指令执行末查中断因此执行打印指令时不会响应磁盘中断。′问题:打印中断处理程序=打印指令?采用字节交叉传送方式当两者同时请求中断时先响应盘再响应打印机交叉服务。′问题:这是程序中断方式吗?由于打印机速度比CPU慢得多CPU将数据发送给打印机后就去为磁盘服务而这时打印机可自己慢慢打印。′问题:停止打印机传送=停止打印机动作?我有打印机感觉上打印机工作是连贯的′问题:人的感觉速度=计算机工作速度?CPU对DMA请求和中断请求的响应时间是否一样?为什么?解:CPU对DMA请求和中断请求的响应时间不一样因为两种方式的交换速度相差很大因此CPU必须以更短的时间间隔查询并响应DMA请求(一个存取周期末)。第页共页讨论:CPU对DMA的响应是即时的′随时都能响应?CPU响应DMA的时间更短′′DMA比中断速度高短、高或不一样的具体程度?′不一样。因为DMA与CPU共享主存会出现两者争用主存的冲突CPU必须将总线让给DMA接口使用常用停止CPU访存、周期窃取及DMA与CPU交替访存三种方式有效的分时使用主存这种情况仅仅存在于DMA与中断程序之间吗?答非所问。DMA的工作方式中CPU暂停方式和周期挪用方式的数据传送流程有何不同?画图说明。解:两种DMA方式的工作流程见下页其主要区别在于传送阶段现行程序是否完全停止访存。停止CPU访存方式的DMA工作流程如下:现行程序CPUDMACIOCPUDMACIOBCD周期窃取方式的DMA工作流程如下:现行程序CPUDMACIOCPUDMACIOBCDs试问该外设是否可用程序中断方式与主机交换信息为什么?m假设某设备向CPU传送信息的最高频率是K次秒而相应的中断处理程序其执行时间为sm解:该设备向CPU传送信息的时间间隔=K==<sm则:该外设不能用程序中断方式与主机交换信息因为其中断处理程序的执行速度比该外设的交换速度慢。讨论:s)比较接近传送过程会频繁的打断CPU执行主程序而执行中断服务程序因此不能用程序中断方式……。ms)与中断处理时间(mIO传送(第页共页错:此时CPU还有可能执行主程序吗?举例说明:(输入)假设初始CPU空闲则当IO将第一个数据放在接口的数据缓冲寄存器中后向CPU发第一个中断请求CPU立即响应IO设备匀速运行s时响应ms后第二个中断请求到来CPU正在执行中断程序接收第一个数据ms时响应ms后第三个中断请求到来CPU正在执行中断程序接收第二个数据要到ms后第四个中断请求到来但此时第三个中断请求还没有响应则放在数据缓冲寄存器中的第三个数据来不及接收被第四个数据冲掉m讨论:sCPU大部分时间处于“踏步等待”状态m交换一次用时=′sm错:IO传送间隔主要指设备准备数据的时间(输入)这段时间设备与CPU并行工作。错:程序中断不存在踏步等待。′=′′K秒时间过长用程序中断不划算中断处理程序执行时间=?′错:设备传送频率错:越慢速的设备越适合用中断。若外设与CPU之间有足够大的缓冲区则可以用程序中断方式′如果安排足够大的缓冲区为何不用DMA方式?讨论(续):两者速度相差较小没有必要用中断。′s是否可采用一条指令执行结束时响应DMA请求的方案为什么?若不行应采取什么方案?m设磁盘存储器转速为转分分个扇区每扇区存储K字节主存与磁盘存储器数据传送的宽度为位(即每次传送位)。假设一条指令最长执行时间是解:先算出磁盘传送速度然后和指令执行速度进行比较得出结论。=K道容量=KB=K=K字数传率=K字转分=K字转秒=K字秒第页共页sm一个字的传送时间=K字秒注:在此K=来自数据块单位缩写。sm<<s所以不能采用一条指令执行结束响应DMA请求的方案应采取每个CPU机器周期末查询及响应DMA请求的方案(通常安排CPU机器周期=MM存取周期)。m讨论:扇面、扇段和扇区:扇面指磁盘分区后形成的扇形区域扇段指扇面上一个磁道所对应的弧形区域扇区通常用来泛指扇面或扇段。由于磁盘是沿柱面存取而不是沿扇面存取因此习惯上扇区即指扇段不用特别说明也不会引起误会。问题:是否磁盘转一圈读完所有扇区上的磁道?答:应为:磁盘转一圈读完一个磁道上的所有扇区然后转到下一盘面的同一位置磁道接着读(如果文件未读完的话)。′sCPU工作周期大于主存周期应采用DMA与CPU交替访存msCPU执行指令ms内主存占用m不行在sm错:题意为CPU执行指令指令周期错:CPU工作周期=内存周期(同步控制)而′不行传送间隔=ms远大于指令执行周期应在DMA接口设一小容量存储器可减少DMA传送占用总线时间对于想采用DMA的慢速设备(像打印机等)可采用此法对于磁盘不需要。另外占用总线时间较长的DMA传送为停止CPU访存DMA如采用周期窃取方式的DMA每次传送只占一个主存周期时间。试从下面七个方面比较程序查询、程序中断和DMA三种方式的综合性能。()数据传送依赖软件还是硬件()传送数据的基本单位()并行性()主动性()传输速度()经济性()应用对象。解:比较如下:第页共页()程序查询、程序中断方式的数据传送主要依赖软件DMA主要依赖硬件。(注意:这里指主要的趋势)()程序查询、程序中断传送数据的基本单位为字或字节DMA为数据块。()程序查询方式传送时CPU与IO设备串行工作程序中断方式时CPU与IO设备并行工作现行程序与IO传送串行进行DMA方式时CPU与IO设备并行工作现行程序与IO传送并行进行。()程序查询方式时CPU主动查询IO设备状态程序中断及DMA方式时CPU被动接受IO中断请求或DMA请求。()程序中断方式由于软件额外开销时间比较大因此传输速度最慢程序查询方式软件额外开销时间基本没有因此传输速度比中断快DMA方式基本由硬件实现传送因此速度最快注意:程序中断方式虽然CPU运行效率比程序查询高但传输速度却比程序查询慢。()程序查询接口硬件结构最简单因此最经济程序中断接口硬件结构稍微复杂一些因此较经济DMA控制器硬件结构最复杂因此成本最高()程序中断方式适用于中、低速设备的IO交换程序查询方式适用于中、低速实时处理过程DMA方式适用于高速设备的IO交换讨论:问题:这里的传送速度指IO设备与主存间还是IO与CPU之间?答:视具体传送方式而定程序查询、程序中断为IO与CPU之间交换DMA为IO与主存间交换。问题:主动性应以CPU的操作方式看而不是以IO的操作方式看。程序查询方式:以缓冲器容量(块、二进制数字)为单位传送′′程序中断方式:以向量地址中的数据(二进制编码)为单位传送DMA:传送单位根据数据线的根数而定′什么是多重中断?实现多重中断的必要条件是什么?解:多重中断是指:当CPU执行某个中断服务程序的过程中发生了更高级、更紧迫的事件CPU暂停现行中断服务程序的执行转去处理该事件的中断处理完返回现行中断服务程序继续执行的过程。第页共页实现多重中断的必要条件是:在现行中断服务期间中断允许触发器为即开中断。补充题:一、某CRT显示器可显示种ASCII字符每帧可显示字排每个字符字形采用点阵即横向点字间间隔点纵向点排间间隔点帧频Hz采取逐行扫描方式。假设不考虑屏幕四边的失真问题且行回扫和帧回扫均占扫描时间的问:)显存容量至少有多大?)字符发生器(ROM)容量至少有多大?)显存中存放的是那种信息?)显存地址与屏幕显示位置如何对应?)设置哪些计数器以控制显存访问与屏幕扫描之间的同步?它们的模各是多少?)点时钟频率为多少?解:)显存最小容量==B)ROM最小容量=行列=B(含字间隔点))显存中存放的是ASCII码信息。)显存每个地址对应一个字符显示位置显示位置自左至右从上到下分别对应缓存地址由低到高。)设置点计数器、字计数器、行计数器、排计数器控制显存访问与屏幕扫描之间的同步。它们的模计算如下:点计数器模==行计数器模==字、排计数器的模不仅与扫描正程时间有关而且与扫描逆程时间有关因此计算较为复杂。列方程:(x)=(y)=解方程得:x=y=则:字计数器模==第页共页排计数器模==)点频=Hz排行字点=Hz=MHz讨论:、VRAM、ROM容量应以字或字节为单位不能以位为单位、字模点阵在ROM中按行存放一行占一个存储单元、显存中存放的是ASCII码而不是像素点、计算计数器的模及点频时应考虑回扫时间。二、有一编码键盘其键阵列为行列分别对应种ASCII码字符采用硬件扫描方式确认按键信号问:)扫描计数器应为多少位?)ROM容量为多大?)若行、列号均从开始编排则当第行第列的键表示字母“F”时CPU从键盘读入的二进制编码应为多少(设采用奇校验)?)参考教材图画出该键盘的原理性逻辑框图)如果不考虑校验技术此时ROM是否可省?解:)扫描计数器=位(与键的个数有关))ROM容量==B(与字符集大小有关))CPU从键盘读入的应为字符“F”的ASCII码=(H)其中最高位为奇校验位(注:不是位置码)。)该键盘的原理性逻辑框图见下页与教材图类似主要需标明参数。)如果不考虑校验技术并按ASCII码位序设计键阵列(注意)则ROM编码表可省此时位计数器输出值(扫描码或键位置码)即为ASCII码。该键盘的原理性逻辑框图如下:三、一针式打印机采用列行点阵打印字符每行可打印个字符共有种可打印字符用带偶校验位的ASCII码表示。问:)打印缓存容量至少有多大?)字符发生器容量至少有多大?)列计数器应有多少位?第页共页)缓存地址计数器应有多少位?解:)打印缓存最小容量==B(考虑偶校验位))ROM最小容量=列行=位)列计数器=位(列向上取的幂))缓存地址计数器=位(向上取的幂)讨论:、由于针打是按列打印所以ROM一个存储单元中存一列的个点则容量为位、列计数器是对列号进行计数所以模=位(模不等于位数)、同样缓存地址计数器模=位。第六章已知X=aaaaaa(ai为或)讨论下列几种情况时ai

精彩专题

职业精品

上传我的资料

热门资料

资料评价:

/ 58
所需积分:0 立即下载

意见
反馈

返回
顶部

Q